16 bit 模数½换器
t
8
t
96
0
10
60
100
t
10
100
120
30
20
100
100
0
ns（最小值）
ns（最小值）
ns（最大值）
ns（最大值）
ns（最大值）
ns（最小值）
ns（最小值）
ns（最小值）
ns（最小值）
ns（最小值）
ns（最小值）
V
DD
=+5V
V
DD
=+3.0V
SCLK下降沿到DRDY高
7
TM7715
CS上升沿到SCLK上升沿保持时间
公交RelinguishTimeafter SCLK上升沿
写操作
t
11
t
12
t
13
t
14
t
15
t
16
CS下降沿到SCLK上升沿建立时间
数据有效到SCLK上升沿建立时间
数据有效到SCLK上升沿保持时间
SCLK高脉冲宽度
SCLK高脉冲宽度
CS上升沿到SCLK上升沿保持时间
注释：
样品测试温度为+25℃以保证一致性。所有的输入信号满足：t
r
=t
f
=5ns（V
DD
的 10%~90% ）
，且从 1.6V 电平计时。
见图 16 和图 17。
f
CLKIN
占空比为45 ％55％ 。只要TM7715不在等待模式下，必须提供F
CLKIN
。在这种情况下 如果
没有时钟，器件就会吸取较规定更大的电流并可½变成未校准的。
f
CLKIN
= 2.4567MHz 时进行生产测试，以保证器件工½于 400kHz。
这些数字是在图 1 的负½½电路下测定的。它们被定义为输出通过 V
OL
或 V
OH
该数值是在数据输出为 0.5V 时测量的 （负½½情况如图 1 所示）
。然后被测的数值又推演回来，以
消除对 50pF 电容器充电或放电的½响。
这就是说定时参数表中提到的所有时间值½是真正的总线
撤回时间（放弃时间）
，而因此与外部的总线负½½电容无关。
输出更新后，DRDY 在第一次从器件读出后返回高电平。½ DRDY 为高电平时，如果需要，同一
数据可以再次读出。½是必须注意在下一次输出更新后，不会很快发生随后的读出。
泰坦微电子
V1.1
10
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