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HYS72D[32/64/128]3[00/20]GBR
录得双数据速率SDRAM模块
电气特性
8 ）的具体要求是， DQS有效（高，低，或对一些有效的过渡或在此CK边缘前点） 。
一个有效的过渡被定义为单调的，并满足该设备的输入端电压变化率规范。当没有被写入
以前在总线上的进步， DQS将过渡给Hi -Z为逻辑低电平。如果先前写在进步，
DQS可以是高，低，或转换从高电平变为低电平，此时，根据
t
DQSS
.
9 ）的最大限制这个参数不是一个设备的限制。该器件采用此参数的更大的价值，但
系统性能（总线周转）相应降低。
10 ）快速压摆率
≥
1.0 V / ns的，缓慢的回转率
≥
0.5 V / ns到< 1 V / ns的为命令/地址和CK & CK摆率> 1.0 V / ns的，
之间测量
V
OH （ AC）
和
V
OL （AC）的
.
11）对于每一个条款，如果尚未的整数，舍入到下一个最高的整数。
t
CK
等于实际的系统时钟
周期时间。
12 ），最多八个自动刷新命令可以发布到任何给定的DDR SDRAM器件。
数据表
25
修订版1.1 ， 2004-04
10102003-01E2-HPA8
