PLL650-02

低EMI网络LAN时钟

引脚说明

名字

XIN

XOUT/50MHz_OE

的50MHz / FS （0： 2）

50MHz/SS0

FS3

25MHz/125MHz

SDRAMx2

25MHz/100MHz

VDD

GND

数

2

3

6,8,9,11

10

13,15

18,20

22

1,5,12,

16,17,23,24

4,7,14,19,21

TYPE

I

B

B

I

O

O

O

P

P

描述

25MHz的基频晶体输入（ 20pF的

L

并联谐振） 。

L

已

集成在芯片上。没有外部C

L

电容是必需的。

晶体连接引脚。上电时，该引脚锁存50MHz_OE （输出

能选择所有50MHz的输出。禁用时50MHz_OE是合乎逻辑

零。有120kΩ内部上拉电阻。

双向引脚。 50MHz的输出。这些引脚锁存FS（ 0 ：2）和SS0在

电。 60KΩ内部上拉电阻引脚6和8 。

三电平输入引脚。 FS3输入放。

25MHz的（参考）或125MHz的输出。可以用FS3 = 1来禁止。

SDRAM输出，由财政司司长决定的双重驱动力（ 0 ： 1 ）的值。

25MHz的（参考）或100MHz的输出。可与FS2 = M.被禁用

3.3V电源。

地面上。

扩频选型表

SS0

0

M

1

SST调制

±0.75%

中心

关闭

±0.5%

中心

功能说明

可选扩展频谱和输出频率

该PLL650-02提供可选择的扩频调制和可选择的输出频率。选择是通过

连接特定的引脚为逻辑“0 ”或“ 1 ” ，或使他们无法连接（三电平输入或内部上拉）

根据分别在1页和2中所示的频率和扩频选择表。

为了减少引脚的用法， PLL650-02使用三电平输入引脚。这些引脚允许3个级别的输入选择，即： 0

（连接至GND ） ， 1 （连接到VDD ） ， M（不要连接） 。因此，与两电平选择管脚，所述三电平输入引脚

在“M” （ MID）的状态时，没有连接。以三电平引脚连接到一个逻辑“零” ，该引脚必须连接到

GND 。同样，为了连接到一个逻辑“1”的引脚必须连接到VDD。

引脚3 （ XOUT / 50MHz_OE ）是用于禁用50MHz的输出引脚的双向引脚。引脚6 （ FS0 ）和引脚8 （ FS1 ）的双

用于定向销来选择在上电时对SDRAM的输出频率。引脚9 （ FS2 ）和引脚11 （ FS3 ）的三电平双

用于定向销来选择销13 ， 15和22的输出频率，如图所示，在频数分布表1页的后

输入信号被锁存时，销6 ，8，9 ，和11作为50MHz的频率输出。

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