DDR和DDR2 SDRAM
图4
示出的DDR SDRAM输出的时序图。 +
MCK [N ]
MCK [N ]
t
MCK
t
DDKHAS
, t
DDKHCS
t
DDKHAX
, t
DDKHCX
ADDR / CMD
A0写
t
DDKHMP
t
DDKHMH
MDQS [N ]
t
ddkhds
t
DDKLDS
MDQ [ X]
D0
t
DDKHDX
D1
t
DDKLDX
t
DDKHME
NOOP
图4. DDR SDRAM输出时序图
图5
提供了交流测试负载的DDR总线。
产量
Z
0
= 50
Ω
R
L
= 50
Ω
GV
DD
/2
图5. DDR交流测试负载
MPC8548E的PowerQUICC III集成处理器的硬件规格，版本8
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飞思卡尔半导体公司
