文档修订历史记录
表88.文档修订历史（续）
启示录
数
3
日期
01/2009
实质性的改变（S ）
[部分
4.6 ， “为PCI - Express和串行RapidIO平台的频率要求。 ”
变
最小频率公式是527兆赫的PCI X8 。
“在
表5
补充说明7 。
第4.5节“平台，以先进先出的限制。 ”
改变的平台的时钟频率为4.2 。
第8.1节， “增强型三速以太网控制器（ eTSEC ）
（ 10/100 /千兆Mbps）的-GMII / MII / TBI / RGMII / RTBI / RMII电气特性。 “
加入MII GMII后
并添加'或2.5 V'后3.3 V.
“在
表23 ，
修改后的表标题包括GMII ， MII ， RMII和TBI 。
“在
表24
和
表25
改变时钟周期最小为5.3 。
“在
表25
加了注释。
“在
表26 ，表27 ，表28 ，表29 ，
和
表30 ，
去掉字幕表的标题。
“在
表30
和
图15中，
改变了PMA的所有实例TSECn 。
“在
第8.2.5节， “ TBI单时钟模式交流规范。 ”
更换第一段。
“在
表34 ，表35 ，图18中的
和
图20中的
改变REF_CLK到所有实例
台湾证券交易所
n_TX_CLK 。
“在
表36 ，
OV的改变了所有实例
DD
以LV
DD
/ TV
DD
.
“在
表37 ，
“ MII管理AC时序规范， ”改变MDC最小时钟脉冲宽度
高从32到48纳秒。
增加了新的一节，
第16条， “高速串行接口（ HSSI ） 。 ”
第16.1节， “用于PCI Express SD_REF_CLK和SD_REF_CLK DC的要求。 ”
增加了新的
段。
第17.1节“，为串行RapidIO SD_REF_CLK和SD_REF_CLK DC的要求。 ”
增加了新的
段。
添加信息
图63 ，
无论是在身材和附注。
第22.3节， “脱钩的建议”。
修改的建议。
表87 ， “部件编号命名。 ”
在硅版栏添加版本。 2.1.2 。
除去1 ： 1的支持
表82 “ e500内核，以建行的倍频。 ”
从MDM中删除
表18 ， “ DDR SDRAM输入AC时序规范。 ”
MDM是一个输出。
图56 ， “PLL电源滤波电路与PLAT销”
（ AVDD_PLAT ） 。
图57 ， “PLL电源滤波电路的中心销”
（ AVDD_CORE ） 。
分裂
图58 ， “PLL电源滤波电路与PCI / LBIU销”
（以前称为只是“ PLL电源
电源滤波电路“ ）分成三个数字：原来（现在具体的AVDD_PCI / AVDD_LBIU ）和两个
新的。
2
04/2008
MPC8548E的PowerQUICC III集成处理器的硬件规格，版本8
飞思卡尔半导体公司
141
