时钟
19.5
安全控制器PLL比率
表62. SEC频率比
信号名称
LWE_B
值（二进制）
0
1
建行CLK ： SEC CLK
2:1
1
3:1
2
表62
显示了美国证券交易委员会的频率比。
注意事项：
1.在2 ： 1模式的建行频率必须工作
≤
400兆赫。
2.在3：1的模式中的任何有效的CCB都可以使用。在3：1的模式是默认的比率为安全块。
19.6
19.6.1
频率选项
系统时钟为平台频率选项
表63
使用建行时钟时显示该平台频率预期的频率值
SYSCLK的比率相比，在存储器总线时钟速度。
系统时钟相对于内存频率表63.频率选项
建行系统时钟比率
33.33
41.66
66.66
系统时钟（兆赫）
83
100
111
133.33
平台/建行频率（MHz ）
2
3
4
5
6
8
9
10
12
16
333
400
533
333
375
417
500
—
333
400
533
333
415
500
—
400
500
333
445
—
400
533
MPC8533E的PowerQUICC III集成处理器的硬件规格，版本5
90
飞思卡尔半导体公司
