高速串行接口（ HSSI ）
SD_REF_CLK
200毫伏<输入幅度或差分峰值<为800mV
VMAX < 80 0mV
100毫伏< Vcm的< 400毫伏
SD_REF_CLK
VMIN > 0 V
图17.差分参考时钟输入DC要求（外部直流耦合）
200mV的<输入幅度或差分峰值<为800mV
SD_REF_CLK
VMAX < Vcm的+ 400毫伏
VCM
SD_REF_CLK
VMIN > Vcm的 - 400毫伏
图18.差分参考时钟输入DC要求（外部交流耦合）
400毫伏< SD_REF_CLK输入幅度< 800毫伏
SD_REF_CLK
0V
SD_REF_CLK
图19.单端参考时钟输入DC的要求
10.2.3
接口与其它差分信号电平
带有片上端接XCOREVSS ，差分参考时钟输入为高速电流
控制逻辑（ HCSL ）兼容，直流耦合。
像的低电压差分信号传输许多其它低电压差动式输出（ LVDS）可以是
使用，但可能需要AC耦合，由于所允许的有限的共模输入范围（ 100-400毫伏）
直流耦合连接。
LVPECL输出可产生信号以过大的振幅和可能需要的直流偏置在时钟
驱动器输出的第一，然后接着用串联衰减电阻，以减小振幅，除了
交流耦合。
MPC8308的PowerQUICC II Pro处理器硬件规格，第2版
飞思卡尔半导体公司
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