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引脚
8.1 K50信号复用和引脚分配
下表显示了可用的每个引脚上的信号和它们的位置
在本文件所支持的设备引脚。端口控制模块负责
选择哪个ALT功能可每个引脚上。
81
80
MAP LQFP
BGA
E7
F7
E6
G7
L6
F1
F2
G1
G2
H1
H2
J1
—
—
1
2
—
3
4
5
6
7
8
9
引脚名称
默认
ALT0
ALT1
ALT2
ALT3
ALT4
ALT5
ALT6
ALT7
EzPort
VDD
VSS
VDD
VSS
VSS
USB0_DP
USB0_DM
VOUT33
VREGIN
ADC0_DP1/
OP0_DP0
ADC0_DM1/
OP0_DM0
ADC1_DP1/
OP1_DP0/
OP1_DM1
ADC1_DM1/
OP1_DM0
PGA0_DP/
ADC0_DP0/
ADC1_DP3
PGA0_DM/
ADC0_DM0/
ADC1_DM3
PGA1_DP/
ADC1_DP0/
ADC0_DP3
PGA1_DM/
ADC1_DM0/
ADC0_DM3
VDDA
VREFH
VREFL
VSSA
ADC1_SE16/
OP1_OUT/
CMP2_IN2/
ADC0_SE22/
OP0_DP2/
OP1_DP2
VDD
VSS
VDD
VSS
VSS
USB0_DP
USB0_DM
VOUT33
VREGIN
ADC0_DP1/
OP0_DP0
ADC0_DM1/
OP0_DM0
ADC1_DP1/
OP1_DP0/
OP1_DM1
ADC1_DM1/
OP1_DM0
PGA0_DP/
ADC0_DP0/
ADC1_DP3
PGA0_DM/
ADC0_DM0/
ADC1_DM3
PGA1_DP/
ADC1_DP0/
ADC0_DP3
PGA1_DM/
ADC1_DM0/
ADC0_DM3
VDDA
VREFH
VREFL
VSSA
ADC1_SE16/
OP1_OUT/
CMP2_IN2/
ADC0_SE22/
OP0_DP2/
OP1_DP2
VDD
VSS
VDD
VSS
VSS
USB0_DP
USB0_DM
VOUT33
VREGIN
ADC0_DP1/
OP0_DP0
ADC0_DM1/
OP0_DM0
ADC1_DP1/
OP1_DP0/
OP1_DM1
ADC1_DM1/
OP1_DM0
PGA0_DP/
ADC0_DP0/
ADC1_DP3
PGA0_DM/
ADC0_DM0/
ADC1_DM3
PGA1_DP/
ADC1_DP0/
ADC0_DP3
PGA1_DM/
ADC1_DM0/
ADC0_DM3
VDDA
VREFH
VREFL
VSSA
ADC1_SE16/
OP1_OUT/
CMP2_IN2/
ADC0_SE22/
OP0_DP2/
OP1_DP2
J2
K1
10
11
K2
12
L1
13
L2
14
F5
G5
G6
F6
J3
15
16
17
18
19
K50次系列数据手册,第2版, 4/2012 。
70
飞思卡尔半导体公司