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双通道， 10位， 130Msps ADC
MAX19517
MUX输出模式
采样
INSTANT
采样
INSTANT
采样
INSTANT
采样
INSTANT
t
AD
采样
INSTANT
IN-
采样
INSTANT
t
CLK
样品在上升沿
n
n+1
t
CH
n+2
n+3
t
CL
n+4
n+5
采样时钟
t
DD
CHB
CHA
n-9
t
DC
CHB
n-9
t
CHA
CHA
n-8
t
大昌行
t
DCL
CHB
n-8
CHA
n-7
t
CHB
CHB
n-7
t
格局
CHA
n-6
t
HOLD
t
格局
CHB
n-6
CHA
n-5
CHB
n-5
t
HOLD
CHA
n-4
CHB
n-4
DATA ， DOR
n-10
DCLK
采样时钟派生时钟进行（ CLK + - CLK - ） /时钟分频器， IN_ = IN_ + - IN_- 。
MUX_CH （第2位，输出格式为01H ）确定输出总线，该信道的数据出现。
图10.多路输出模式时序
格式/测试模式寄存器（ 06H ）时钟分频器
选项，或在并行编程结构（ SPEN
= 1），通过使用格输入。
系统时序要求
图9和图10描绘之间的关系
时钟输入和输出，模拟输入，采样事件，
和数据输出。在上升的MAX19517样品
采样时钟的边沿。输出数据是在有效
DCLK的后9小时内下一个上升沿
潜伏期。对于应用程序，时钟被分频，该
采样时钟划分的内部时钟来源于：
[ （ CLK + - CLK - ） /除法器]
同步
当使用时钟分频器，其内部的相
时钟可以是比上述的FPGA ，单片机的不同
制器，或者系统中的其他MAX19517s 。有
两种机制来同步内部时钟：滑
同步和边缘同步。选择
使用SYNC_MODE同步模式（第2位） ，在
时钟分频/数据格式/测试模式寄存器（ 06H ）
并带动SYNCIN投入高同步。
溜同步模式， SYNC_MODE = 0
（默认值） ：
在输入时钟的第三个上升沿
（CLK）后SYNC的上升沿（提供的建立
和保持时间都满足），则分压输出被强制为
跳过的状态转变（图11） 。
边缘同步模式， SYNC_MODE = 1 ：
On
输入时钟的后的第三上升沿（CLK）
SYNC上升边缘（提供的建立和保持时间
得到满足） ，分频输出被强制状态0。 divid-
在第四（ / 2模式）版时钟的上升沿或发生
第五个（ / 4模式）上升CLK的边缘，经过有效的上升
SYNC的边缘（图12） 。
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