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双通道， 10位， 130Msps ADC
MAX19517
100
终止
（可编程）
CLK +
AVDD
5k
50
10k
2 ： 1 MUX
时钟输入
输入时钟接口提供了用于在所述挠性
的时钟驱动器的要求。该MAX19517接受
全差分时钟或单端的逻辑电平的时钟。
对于差分时钟操作，连接差动
时钟到CLK +和CLK-输入。在这种模式下，
输入共模在内部建立以允许
交流耦合。的差分时钟信号，也可以
直流耦合，如果共模被约束到
指定1V至1.4V的时钟输入共模范围。
对于单端操作， CLK-连接到GND和
驱动CLK +输入与逻辑电平信号。当
CLK-输入端接地（或拉低于阈值
时钟模式检测比较器）的差分至
单端的转换阶段是残疾人和逻辑电
电平逆变器的路径被激活。
20k
50
5k
GND
CLK-
SELECT
门槛
自偏置关闭了
单端时钟
或掉电。
时钟分频器
该MAX19517提供了一个时钟分频器选项。启用
时钟分频或者通过设置DIV0和DIV1
串行接口;看到时钟分频/数据
图8.简化的时钟输入示意图
双总线输出模式
采样
INSTANT
采样
INSTANT
采样
INSTANT
采样
INSTANT
采样
INSTANT
t
AD
IN-
采样
INSTANT
t
CLK
样品在上升沿
n
采样时钟
n+1
t
CH
n+2
n+3
t
CL
n+4
n+5
t
DD
DATA ， DOR
n-10
t
DC
n-9
n-8
t
HOLD
n-7
n-6
n-5
n-4
t
格局
DCLK
采样时钟派生时钟进行（ CLK + - CLK - ） /时钟分频器， IN_ = IN_ + - IN_- 。
图9.双总线输出模式时序
24
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