ispGDX家庭
TM
在系统可编程
通用数字交叉点
特点
在系统可编程通用数字
CROSSPOINT家庭
- 高级架构的可编程地址
PCB互连，总线接口，并集成
跳线/开关更换
- 三个设备选项： 80 160可编程I / O
引脚
- “任意输入到输出的”路由
- 固定的高或低输出选件跳线/ DIP
模拟开关
- 节省空间的TQFP ， PQFP和BGA封装
- 专用的IEEE 1149.1标准的边界扫描
TEST
- PCI兼容输出驱动器
高性能ê
2
CMOS
技术
5V电源
- 5.0ns输入 - 输出/ 5.0ns时钟到输出延迟
- 低功耗： 40毫安静态电流Icc
- 平衡24毫安输出缓冲器，具有可编程
压摆率控制
- 施密特触发器输入以抑制噪声
- 电可擦除和可重复编程
- 非挥发性é
2
CMOS技术
- 100％测试
ispGDX具有以下优点
在系统可编程
- 莱迪思ISP或JTAG编程接口
- 只有5V电源所需的功率
- 改变秒互连
- 重新编程锡焊设备
灵活的架构
- 组合/锁定/注册输入或输出
- 与极性控制单个I / O三态控制
- 专用时钟输入引脚（2或4 ）或
从我可编程时钟/ O引脚（从20至
40)
- 高达4： 1的动态路径选择
- 可编程输出上拉电阻
- 输出三态电期间（ “直播插入”
友情）
设计支持，以通过莱迪思的ispGDX
开发软件
- MS Windows或NT /基于PC或Sun O / S
- 简单基于文本的设计输入
- 自动信号路由
- 项目多达100个ISP器件同时
- 模拟网表生成，便于主板级
模拟
TM
功能框图
I / O引脚
ISP
控制
I / O引脚
I / O引脚
I / O
细胞
全球路由
池
（ GRP ）
I / O
细胞
边界
扫描
控制
I / O引脚B
描述
该ispGDX架构提供了一系列的快速，灵活
可编程装置以解决各种系统 -
级数字信号路由和接口要求
其中包括：
多端口多处理器接口
广泛的数据和地址总线复用
（例如，4 ： 1高速总线MUX ）
可编程控制信号路由
（如中断， DMAREQs等）
板级PCB信号路由的原型或
可编程总线接口
该ispGDX家庭由三名成员组成，80 ，
120和160可编程I / O操作。这些设备是
在封装范围从100引脚TQFP可用
208引脚PQFP 。这些器件具有运算速度快，
与输入至输出信号为5ns和顺时针的延迟（ TPD）
到输出的延迟为5ns 。
该装置的结构包括一系列的
由全球Rout-互连可编程I / O单元
版权所有2000莱迪思半导体公司。所有的品牌或产品名称均为其各自所有者的注册商标。规格和此处信息
如有更改，恕不另行通知。
莱迪思半导体股份有限公司， 5555东北摩尔的Ct 。 ，俄勒冈州希尔斯伯勒97124 ， USA
电话： （ 503 ） 268-8000 ; 1-800- LATTICE ;传真（ 503 ） 268-8556 ; http://www.latticesemi.com
2000年8月
ispgdx_08
1
特定网络阳离子
ispGDX家庭
描述（续）
ING池（ GRP ） 。所有I / O引脚的输入直接进入GRP
或者注册或锁存，从而可以将它们路由到
所需的I / O输出。 I / O引脚输入被定义为4
集（A，B ，C，D ），其可使用的四个多路复用器输入端
在每个I / O单元中找到。每路输出都有独立，亲
可编程I / O三态控制（ OE ） ，输出锁存时钟
（CLK）和2多路转换器控制（ MUX0和MUX1 ）
输入。极性对这些信号是可编程的
每个I / O单元。该MUX0和MUX1输入控制快
4 ： 1多路复用器，允许动态选择最多四个信号
源对于给定的输出。 OE ， CLK和MUX0和
MUX1输入可直接驱动从选择集
I / O引脚。可选的专用时钟输入引脚给微型
妈妈时钟到输出的延迟。
通过在系统编程，之间的连接
I / O引脚和建筑特色（锁定或注册
输入或输出，输出使能控制，等等）可以是
定义。根据其数据路径应用的重点，
在ispGDX设备不包含可编程逻辑
阵列。所有的输入引脚包括施密特触发缓冲器
抗干扰能力。这些连接被编程
为使用非挥发性E中的设备
2
CMOS技术。
非易失性的技术装置的装置结构
在上电时从所述除去被保存，即使
装置。
此外，还有无引脚对引脚布线约束
1：1或1：n的信号路由。即，
任何
I /配置O引脚
作为输入可以驱动配置为一个或多个I / O引脚
输出。
该器件的引脚还可以设置输出的能力
固定的高或低逻辑电平（跳线或DIP开关
模式）。装置输出的24毫安片和指定
源电流和可以连在一起，在平行于
更大的驱动。可编程的输出压摆率可
单独为每个I / O引脚，以降低整体定义
接地反弹和开关噪声。
所有的I / O引脚都配备了IEEE1149.1标准
边界扫描测试电路，以提高可测试性。在
此外，在系统编程支持通过
测试访问端口通过一组特殊专用的COM的
mands或通过莱迪思的符合行业标准的ISP协议。
该BSCAN / ISPEN引脚用来进行选择。
该ispGDX I / O的设计，可以承受“活插入不正
化“的系统环境。在I / O缓冲器被禁用
在上电和掉电周期。当设计 -
荷兰国际集团的“带电插入， ”绝对最大额定值条件
为Vcc和I / O引脚仍必须得到满足。有关其他
信息，有关使用莱迪思DE-应用笔记
在热插拔环境的恶习可从以下地址下载
莱迪思网站www.latticesemi.com 。
表1. ispGDX家庭成员
ispGDX设备
ispGDX80A
I / O引脚
I / O - OE输入*
I / O -CLK输入*
I / O - MUXsel1输入*
I / O - MUXsel2输入*
专用时钟引脚
BSCAN /
ISPEN
TOE
BSCAN / ISP接口
RESET
电源/ GND
引脚数/包
80
20
20
20
20
2
1
1**
4
1
12
100引脚TQFP
ispGDX120A
120
30
30
30
30
4
1
1
4
1
25
176引脚TQFP /
160引脚PQFP
ispGDX160/A
160
40
40
40
40
4
1
1
4
1
33
208引脚PQFP
272球BGA
*每个I / O单元的CLK ， OE ， MUX0和MUX1终端可以将I / O的每个接入25 ％ 。
**与多路复用Y1 。
2
特定网络阳离子
ispGDX家庭
架构
该ispGDX架构与传统不同的PLD
体系结构，根据其独特的应用佛
对焦。的框图如下所示。该
可编程互连由一个单一的全球
路由池（ GRP ） 。不同于系统可编程逻辑器件的设备中，没有
可编程逻辑阵列设备上。控制信号
对于操作环境，时钟和MUX控制必须来自
的I / O引脚指定的集合。这些信号的极性
可以在每个I / O单元可独立编程。
每个I / O单元驱动一个独特的引脚。在OE控制每个
I / O引脚都是独立的，可以通过GRP通过驱动
其中一个指定的I / O引脚（ I / O - OE集） 。在I / O- OE
集包括的总的I / O引脚25％。边界扫描
测试是通过在每个I / O引脚专用寄存器支撑。
该系统内编程过程中使用或者是Bound-
元扫描或基于点阵ISP协议。编程
协议被选中的BSCAN / ISPEN引脚为DE-
后来划线。
各种I / O引脚设置也显示在该块
图下。在A，B ， C和D的I / O引脚进行分组
每方一组在一起。
图1中的四个数据输入到MUX （称为MUXA ，
MUXB ， MUXC和MUXD ）来自I /发现O信号
在GRP 。每个MUX数据输入可以访问四分之一
总的I / O 。例如，在一个160的I / O ispGDX ，每
数据输入可以连接40个I / O引脚之一。 MUX0和
MUX1可以通过指定的I / O引脚称为驱动
MUXsel1和MUXsel2 。每个MUXSEL输入占地面积25 ％
总的I / O引脚（例如40出的160 ） 。 MUX0和MUX1
可驱动无论从MUXsel1或MUXsel2 。在I / O
电池还包括一个可编程的流量通过锁存或
寄存器，它可以放置在输入或输出路径和
绕过组合输出。如图
1 ，当两个寄存器/锁存控制多路复用器选择“ A”
路径，寄存器/锁存器中获取输入从4 ： 1 MUX
并驱动I / O输出。当选择了“ B”的路径，
寄存器/锁存器是由I / O的输入而直接驱动
它的输出馈的GRP 。可编程极性
时钟来锁存或寄存器可以连接到任何
I / O的I / O时钟设定（一季度总的I / O ）或
的专用时钟输入引脚1 （Y
x
） 。利用
专用时钟输入产生最小时钟到输出
延迟和最小化延迟的变化与扇出。 COM的
binatorial输出模式可以由实施
专用的建筑位和旁路MUX 。 I / O单元
输出极性可以编程为高有效或
低电平有效。
I / O架构
每个I / O单元包含一个4 ： 1的动态MUX受控制
两条选择线称为MUX0和MUX1所示
图1. ispGDX I / O单元和GRP详细（ 160 I / O设备）
逻辑"1"
I / O 0
I / O 1
160 I / O输入
I / O MUX操作
I / O 80
E
2
CMOS
可编程
互联
I / O 81
MUX1 MUX0数据输入中选择
I / O单元n
绕行方案
PROG 。
引体向上
C
R
可编程
压摆率
0
0
1
1
I / O引脚
0
1
1
0
MUXA
MUXB
MUXC
muxd
4选1 MUX
MUXA
MUXB
MUXC
muxd
A
B
MUX0 MUX1
注册
或锁存
D
Q
CLK
RESET
边界
扫描单元
I / O 78
I / O 79
160输入GRP
输入垂直
Y0-Y3
产出水平全球
钟
全球
RESET
I / O 158
I / O 159
80 I / O单元
80 I / O单元
3
特定网络阳离子
ispGDX家庭
应用
该ispGDX系列架构已经发展到
提供一个在系统可编程信号路由解决方案
化与高速度和高灵活性。该装置是
针对三个类似，但不同类别的最终的
系统应用：
可编程，随机信号互连（ PRSI ）
本类包括PCB板级可编程信号rout-
荷兰国际集团，并且可以被用来提供任意的信号交换
芯片之间。它开辟了编程的可能性
序的系统硬件。它的特点是有必要
以提供大量的1：1的引脚连接的哪
是静态配置的，也就是说，引脚到引脚的路径不
需要响应于控制IN-动态地改变
放。
可编程数据通道（ PDP ）
这个应用领域包括系统数据传输路径
ceiver ， MUX和锁存功能。在今天的32位和
64位微处理器总线，但标准的数据路径胶
组件仍然属于主要是8位，多氯联苯
经常挤满了十几个或更多的数据路径
使用有价值的不动产胶的筹码。许多这些
应用程序包含“车载”总线和内存间的
面不要求的标准的非常高的驱动
胶功能，但可以受益于更高的集成度。
因此，有需要一种灵活的方法，以集成起来
在类似这些篦机载数据通道功能
办法可编程逻辑解决方案，以控制逻辑
集成。莱迪思的可编程逻辑器件的高密度可编程逻辑器件作出
理想的控制逻辑电路补充， ispGDX在系统
作为可编程的数据路径的设备，如下所示。
图2. ispGDX补格系统可编程逻辑器件
地址
输入
（ FROM
P)
控制
输入
（ FROM
P)
数据路径
巴士＃ 1
ISP / JTAG
接口
状态机
控制
输出
可编程逻辑器件设备
ispGDX设备
缓冲器/寄存器
可编程开关更换（ PSR ）
包括固态置换和整合的我 -
械DIP开关和跳线的功能。通过
在系统编程， ispGDX器件引脚都可以
被驱动到高或低逻辑电平，以模拟
传统设备的输出。 PSR功能不需要
任何输入引脚连接。
这些应用程序实际上需要有所不同
硅的特性。 PRSI功能要求设备
支持任意两个之间的片上任意信号路由
针没有路由限制。该路由连接
是静态的（在编程时确定的），并且每个
输入到输出的路径独立地进行操作。其结果，
有一点需要进行动态的控制信号（ OE ，
钟表等）。因为ispGDX设备将接口
与来自其它部件的控制逻辑输出（例如
作为可编程逻辑器件）在董事会（其中经常迟到改变
在设计过程中控制逻辑完成） ，有
必须在此引脚对引脚信号路由没有限制
类型的应用程序。
PDP的功能，另一方面，所需要的能力，以
动态切换信号路由（混流）以及
锁存和三态输出信号。其结果是，亲
可编程互连被用来定义
可能
信号
那然后动态地控制路由选择
从外部MPU或控制逻辑信号。这些
函数通常在概念早配制
产品的设计。数据路径的要求是
由微处理器，总线和存储器驱动architec-
TURE为系统定义的。设计的这个部分是
系统设计最早的部分冻结，也不会
通常会改变后期，因为结果的设计
将整个系统和PCB重新设计。其结果是，在
适应能力
随意
任何引脚对引脚的任何重新
路由不是强需求只要设计师
有一个合理的界定其职能的能力
有自由度的最初。
作为一个结果， ispGDX架构被定义为
支持PSR和PRSI应用程序（包括双向
tional路径）没有任何限制，而PDP的应用
（使用动态多路调制）以最小的支持
如下所述的限制数。如此，
速度和成本可以被优化和设备仍然可以
支持系统设计者的需要。
下图说明了几个ispGDX应用程序
阳离子。
解码器
缓冲器/寄存器
CON组fi guration
（转）
输出
系统
时钟（多个）
数据路径
巴士＃ 2
4
特定网络阳离子
ispGDX家庭
应用程序（续）
图3.解复用的地址/数据缓冲
与ispGDX设计
正如前面提到的，这种结构满足PRSI
类的应用程序毫无限制：任何I / O引脚作为
单输入或双向可驱动任何其他I / O引脚
输出。
用于PDP的应用的情况下，设计人员确实有
考虑到引脚上的限制，可以
被用作控制（ MUX0 ， MUX1 ，OE CLK）或数据
（ MUXA -D ）的投入。在控制输入的限制
不太可能造成任何重大设计问题，因为
输入可能性跨越的总销的25％。
该MUXA - D输入分区的要求，设计师
有意识地分配引脚使MUX输入是在
相应的，不相交的组。例如，由于
MUXA组包括I / O0-19 （80 I / O装置） ，它是不
可以使用I / O0和I / O9在同一MUX功能。
如先前所讨论的，数据路径功能将
在设计过程中和这些限制将年初分配
系统蒸发散是为了优化速度和成本合理。
多路复用地址数据总线
XCVR
I / OA
I / OB
缓冲
数据
OEA OEB
控制总线
到内存/
外设
地址
LATCH
D
Q
CLK
地址
图4.数据总线字节被囚
D0-7
XCVR
I / OA
I / OB
D0-7
XCVR
I / OA
I / OB
OEA OEB
用户电子签名
该ispGDX系列包括专用用户电子
签名（ UES ）电子
2
CMOS的存储器，让用户代码
设计特定的信息到设备，以确定
特别是生产日期，代码修改，或
喜欢。的统一电力信息是通过访问
通过边界扫描或莱迪思ISP编程口
具体的命令。该信息甚至可以读
当安全单元被编程。
数据总线B
数据总线
OEA OEB
XCVR
D8-15
I / OA
I / OB
D8-15
XCVR
I / OA
I / OB
控制总线
OEA OEB
OEA OEB
安全位
图5.四端口存储器接口
4-to-1
16位的MUX
双向
端口＃ 1
OE1
端口＃ 2
OE2
端口＃ 3
OE3
内存
PORT
OEM
To
内存
该ispGDX家庭包括一个安全位功能
防止读数一次设置设备的程序。连
置时，它不会抑制读UES或设备ID
代码。它只能通过设备批量擦除被删除。
公交4
公交3
SEL0
公交车2
注意：通过外部仲裁器的逻辑驱动的所有参考和SEL线（未示出）。
公交车1
端口＃ 4
OE4
SEL1
5
QQ：2880707522 复制
