ZiLOG公司
P L I M I N A R
Z80182/Z8L182
Z
ILOG
I
NTELLIGENT
P
ERIPHERAL
P
RELIMINARY
P
RODUCT
S
PECIFICATION
Z80182/Z8L182
Z
ILOG
I
NTELLIGENT
P
ERIPHERAL
C
ONTROLLER
（ ZIP
)
特点
s
Z8S180 MPU
- 代码兼容Zilog公司的Z80
/Z180
中央处理器
- 扩展指令
- 工作频率： 33兆赫/ 5V或20MHz / 3.3V
- 两个DMA通道
- 片内等待状态发生器
- 两个UART通道
- 2个16位定时计数器
- 片内中断控制器
- 片内时钟振荡器/发生器
- 时钟串行I / O端口
- 全静态
- 低EMI选项
s
s
s
两个ESCC
通道， 32位CRC
3个8位并行I / O端口
16550兼容MIMIC接口
直接连接到PC ， XT ， AT总线
100引脚封装形式（ QFP ， VQFP ）
（ 0.8微米CMOS工艺5120 ）
个人WSG的RAMCS和ROMCS
s
s
概述
该Z80182 / Z8L182是一个聪明的外设控制器IC，适用于
调制解调器（特别是五，快速的应用程序） ，传真，语音
消息传送和其他通信应用。它
使用Z80180微处理器（ MPU Z8S180芯）
具有两个通道的行业标准Z85230的联
食管鳞状细胞癌（增强型串行通信控制器） ， 24
并行I / O位和16550 MIMIC直接连接
在IBM PC ， XT ， AT总线。
该Z80182 / Z8L182同时允许完全的灵活性
内部PC和外部应用程序。同时目前PC
调制解调器软件的兼容性可以被保持与
Z80182 / Z8L182能力，模仿16550 UART芯片。该
Z80180作为食管癌之间的界面
和
在内部应用程序中使用时16550 MIMIC接口，
和在外部两个食管癌信道之间
应用程序。该接口允许数据压缩和
在传出和传入数据的纠错。在外部
应用程序， 3个8位并行端口可用于
驱动LED或其他器件。图1显示了Z80182 /
Z8L182框图，而引脚分配
QFP和VQFP包示于图2和
3。本文件中的所有参考文献
Z80182 ，或Z182指两个Z80182和Z8L182 。
注意事项：
与之前的前斜线， "分之"所有信号，低电平有效，例如，
B // W（ WORD低有效） ; / B / W （字节为低电平有效，只） 。
电源连接请按照下面的常规说明：
连接
动力
地
电路
V
CC
GND
设备
V
DD
V
SS
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3-1
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Z80182/Z8L182
Z
ILOG
I
NTELLIGENT
P
ERIPHERAL
概述
（续）
D7-D0
控制
A19-A0
公共汽车
收发器
GLU
逻辑
EV1
EV2
Tx数据
RX数据
食管鳞状细胞癌
控制
85230
食管鳞状细胞癌
通道
A
Z8S180
（静态Z80180 ）
MPU核
/ TRxCB
85230
食管鳞状细胞癌
通道
B
/ ROMCS
/ RAMCS
地址
解码
16550
MIMIC
接口
8位并行
端口C
8位并行
端口B
8位并行
端口A
MUX
85230
ESCC通道。一
或端口C
Z180信号
或端口B
MUX
MUX
16550 MIMIC
或ESCC
85230通道。 B
和端口
注意：
通过Z180 MPU常规使用的术语"MPU side"是指所有的接口
核心"PC side"指的是所有接口，通过the16550 MIMIC接口。
图1. Z80182 / Z8L182功能框图
3-2
DS971820600
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/ MRD // MREQ
/ IORQ
/ RFSH
/暂停
/ SYNCB // HCS
/RTXCB/HA2
RXDB/HA1
Z80182/Z8L182
Z
ILOG
I
NTELLIGENT
P
ERIPHERAL
/ BUSREQ
/ BUSACK
/等待
EXTAL
/ NMI
/ RESET
XTAL
VSS
PHI
/ RD
/ WR
/INT0
/INT1/PC6
/INT2/PC7
ST
A0
A1
A2
A3
A4
A5
A6
A7
A8
A9
A10
A11
A12
VSS
A13
A14
A15
A16
A17
A18/TOUT
VDD
A19
D0
D1
D2
D3
1
100
/M1
E
95
90
85
80
/TRXCB/HA0
TXDB // HDDIS
/ CTSB // HWR
5
75
/ DCDB // HRD
TXDA
/ TRxCA
RXDA
VDD
IEI
/ IOCS / IEO
VSS
/ RTxCA
/SYNCA/PC4
/DCDA/PC0
/CTSA/PC1
65
/MWR/PC2//RTSA
/DTR//REQA/PC3
/W//REQA/PC5
PA7/HD7
PA6/HD6
PA5/HD5
PA4/HD4
PA3/HD3
PA2/HD2
10
70
15
Z80182/Z8L182
100引脚QFP
20
60
25
55
PA1/HD1
PA0/HD0
EV2
EV1
/ ROMCS
/ RAMCS
30
35
40
45
50
RXA1/PB6
RXS//CTS1/PB7
CKA0//DREQ0
VSS
CKA1//TEND0
TXS // DTR // REQB // HINTR
/RTS0/PB0
/CTS0/PB1
/DCD0/PB2
TXA0/PB3
RXA0/PB4
TXA1/PB5
图2. Z80182 / Z8L182 100引脚QFP引脚配置
DS971820600
中正// W // REQB // HTXRDY
/DREQ1
VDD
/TEND1//RTSB//HRXRDY
D4
D5
D6
D7
3-3
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P
ERIPHERAL
概述
（续）
/ CTSB // HWR
/ DCDB // HRD
TXDA
/ TRxCA
RXDA
VDD
IEI
/ IOCS / IEO
VSS
/ RTxCA
/SYNCA/PC4
/DCDA/PC0
/CTSA/PC1
/MWR/PC2//RTSA
/DTR//REQA/PC3
/W//REQA/PC5
PA7/HD7
PA6/HD6
PA5/HD5
PA4/HD4
PA3/HD3
55
75
TXDB // HDDIS
/TRXCB/HA0
RXDB/HA1
/RTXCB/HA2
/ SYNCB // HCS
/暂停
/ RFSH
/ IORQ
/ MRD // MREQ
E
/M1
/ WR
/ RD
PHI
VSS
XTAL
EXTAL
/等待
/ BUSACK
/ BUSREQ
/ RESET
/ NMI
/INT0
/INT1/PC6
/INT2/PC7
76
70
65
60
PA2/HD2
PA1/HD1
PA0/HD0
EV2
51
50
EV1
/ ROMCS
/ RAMCS
/TEND1//RTSB//HRXRDY
VDD
/DREQ1
中正// W // REQB // HTXRDY
TXS // DTR // REQB / HINTR
CKA1//TEND0
VSS
CKA0//DREQ0
RXS//CTS1/PB7
RXA1/PB6
TXA1/PB5
RXA0/PB4
TXA0/PB3
/DCD0/PB2
/CTS0/PB1
/RTS0/PB0
D7
D6
D5
D4
D3
D2
45
40
35
30
26
25
80
85
Z80182/Z8L182
100引脚VQFP
90
95
100
1
5
10
15
20
ST
A0
A1
A2
A3
A4
A5
A6
A7
A8
A9
A10
A11
A12
图3. Z80182 / Z8L182 100引脚VQFP引脚配置
VSS
A13
A14
A15
A16
A17
A18/TOUT
VDD
A19
D0
D1
3-4
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Z180 CPU信号的
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A19-A0.
地址总线（输入/输出，高电平有效，三态） 。
A19 -A0 ，形成一个20位的地址总线。地址总线
提供地址存储器数据总线交换了
到1兆字节，而I / O数据交换总线高达64K 。该
地址总线复位时进入高阻抗状态
和外部总线应答周期，以及在
休眠和暂停状态。这个总线是一个输入时
外部总线主机访问片上外设。
地址线A18复用PRT的输出
通道1 （T
OUT
，选择为复位地址输出） 。
D7-D0.
数据总线（双向，高电平有效，三态） 。
D7-
D0构成了一个8位双向数据总线，用于
的信息传送给和来自I / O和存储器的设备。
数据总线复位期间，进入高阻抗状态
和外部总线应答周期，以及在
休眠和暂停状态。
/ RD 。
阅读（输入/输出，低电平有效，三态） 。
/ RD指示
该CPU要读取内存或I数据输入/输出
装置。被寻址的I / O或内存设备使用
这个信号到栅极的数据到CPU数据总线上。
/ WR 。
写（输入/输出，低电平有效，三态） 。
/ WR表示
那个CPU数据总线保持要被存储在有效数据
解决I / O或内存位置。
/ IORQ 。
I / O请求（输入/输出，低电平有效，三态） 。
/ IORQ表示地址总线包含一个有效的I / O
地址为I / O读或I / O写操作。 / IORQ也
生成，随着/ M 1，的确认过程中
/ INT0引脚信号来指示中断响应
向量可以被放置到数据总线。该信号是
类似于Z64180的IOE信号。
/M1.
机器周期1 （输入/输出，低电平有效） 。
一起
与/ MREQ ， / M1表示当前周期是
操作码取出指令执行的周期;除非
/在OMCR M1E位清0。加上/ IORQ ，
/ M 1表示当前周期为一个中断
承认。它也可以用来与/暂停和ST信号
解码的CPU机器周期的状态。该信号是
类似于Z64180的/ LIR信号。
/ MREQ 。
内存请求（输入/输出，低电平有效，三
状态） 。
/ MREQ表示地址总线持有有效
地址为一个存储器读或存储器的写操作。
这个信号是类似的Z64180的/ ME信号。
/ MREQ复用的/ MRD // MREQ针/ MRD 。
在/ MRD // MREQ针是在适配器模式下的输入;是
公交车在三态承认，如果/ MREQ功能
选择;如果/ MRD功能时是无效的高。
/ MRD 。
内存读取（输入/输出，低电平有效，三态） 。
/ MRD是活动的时候在内部/ MREQ和/ RD是
活跃的。 / MRD复用的/ MRD / MREQ
// MREQ引脚。在/ MRD // MREQ引脚为输入时
适配器模式;公交车是在三态承认，如果
/ MREQ功能被选择;而处于非活动状态，如果高/ MRD
功能被选择。上电时的默认功能是
/ MRD的，并且可以通过编程位3被改变
中断边沿/管脚复用寄存器（ xxDFH ） 。
/水利部。
内存写入（输入/输出，低电平有效，三态） 。
/水利部处于活动状态时，无论是内/ MREQ和/ WR是
活跃的。这种/ RTSA或PC2组合引脚复用
与上/水利部/ PC2 // RTSA针/水利部。默认功能
这个引脚上电时的是/ MWR ，其可通过改变
编程第3位，在中断边沿/管脚复用寄存器
（ xxDFH ） 。
/等待。
（输入/输出低电平有效） 。
/等待指示的
MPU的寻址的存储器或I / O设备都没有
准备好了数据的传输。此输入用于诱导
额外的时钟周期到当前的机器周期。该
/ WAIT输入进行采样，在T2的下降沿（和
随后等待状态） 。如果输入采样为低电平，则
额外的等待状态插入，直到/ WAIT输入
采样为高电平，此时将继续执行。
/暂停。
暂停/休眠状态（输入/输出，低电平有效） 。
这
输出被置为在CPU已执行之后任
HALT或SLEEP指令，并等待或者非
术前可屏蔽或屏蔽中断可以
简历。它也可用于带有/ M1和ST信号，以
在CPU机器周期的译码状态。在暂停出口/
休眠模式时，所述第一取指令可以由延迟
在/暂停后，脚变高，如果暂停16 16个时钟周期
特性被选择。
/ BUSACK 。
总线应答（输入/输出，低电平有效） 。
/ BUSACK指示到请求设备时，MPU
地址和数据总线，以及一些控制信号，有
进入高阻状态。
/ BUSREQ 。
总线请求（输入，低电平有效） 。
该输入是
所使用的外部设备（如DMA控制器）到
请求访问系统总线。这要求有一个
优先级高于/ NMI ，并始终认可的
目前该机周期的结束。这个信号将停止
从执行进一步的指示和地方的CPU
地址/数据总线与其它的控制信号，成为高
阻抗状态。
DS971820600
3-5
QQ：2881677436 复制
