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Virtex-6系列概述

DS150 （ V2.3 ） 2011年3月24日

初步产品规格

概述

在的Virtex - 6系列提供在FPGA市场上最新，最先进的功能。的Virtex - 6 FPGA是可编程芯片

目标设计平台能够提供集成的软件和硬件组件，使设计人员能够专注于基础

创新一旦其发展周期的开始。使用第三代ASMBL （高级硅片组合模块）柱分离

基础架构，Virtex -6系列包含多个不同的子系列。此概述涵盖了LXT ， SXT器件和HXT

子系列。每个子系列包含的特征的不同比例，以最有效地满足了各种先进的逻辑的需要

设计。除了高性能逻辑架构，Virtex - 6 FPGA还包含多种内置的系统级模块。这些特性使

逻辑设计师打造的性能和功能的最高级别到他们的基于FPGA的系统。建立在40纳米的先进设备，任何─

先进的铜工艺技术，的Virtex - 6 FPGA是可编程替代方案定制ASIC技术。的Virtex - 6 FPGA提供最好的

溶液用于寻址的高性能逻辑设计，高性能DSP设计者的需要，以及高性能

嵌入式系统设计人员提供了前所未有的逻辑， DSP，连接和软微处理器的能力。

中的Virtex - 6 FPGA特性总结

三个亚家族：

的Virtex - 6 LXT FPGA的：用高性能逻辑

先进的串行连接

的Virtex - 6 SXT FPGA的：最高信号处理

凭借先进的串行连接能力

的Virtex - 6 HXT FPGA的：最高带宽的串行

连接

跨子系列的兼容性

LXT和SXT器件的占位面积兼容

同一个包

先进的，高性能的FPGA逻辑

真实6-输入查找表（LUT）技术

双LUT5 （ 5输入LUT ）选项

LUT /双触发器对用于需要丰富的应用

注册结构

提高路由效率

64位（或两个32位）分布式LUT RAM选项

每6输入LUT

SRL32 /双SRL16与注册输出选项

强大的混合模式时钟管理器（ MMCM ）

MMCM模块提供零延迟缓冲，

频率合成，时钟相移，输入 -

抖动滤波和相位匹配时钟分频

36 - KB的块RAM / FIFO中

双端口RAM模块

可编程

双端口宽度可达36位

简单双端口宽度可达72位

增强的可编程FIFO逻辑

内置可选的纠错电路

可以选择使用每个块为两个独立的

18 KB块

高性能并行的SelectIO

技术

1.2 2.5V的I / O操作

源同步接口使用

的ChipSync 技术

数控阻抗（ DCI ）的活性

终止

灵活的细粒度I / O银行

与高速存储接口支持

集成的写练级能力

高级DSP48E1片

25× 18 ， 2的补码乘法器/累加器

可选的流水线

新的可选的预加法器，以帮助过滤

应用

可选的按位逻辑功能

专用级联

灵活的配置选项

SPI和并行Flash界面

多码流支持，专用备用

重新配置逻辑

自动总线宽度检测

在所有设备上的系统监控功能

片/片散热和电源电压

监测

JTAG访问所有监控量

用于PCI Express的集成接口模块

设计

符合PCI Express基本规范

2.0

第一代（ 2.5 Gb / s的）和Gen2 （ 5 Gb / s的）支持，

GTX收发器

端点和根端口能够

X1 ， X2，X4 ，或者x8通道每个模块支持

GTX收发器：高达6.6 Gb / s的

低于480 MB的数据速率/ s的支持

过采样的FPGA逻辑。

GTH收发器： 2.488 Gb / s的超越11 Gb / s的

集成10/100/1000 Mb / s以太网MAC块

支持1000BASE -X PCS / PMA和SGMII

使用GTX收发器

支持MII ， GMII ，并使用了SelectIO RGMII

技术资源

2500MB / s的支持服务

40纳米铜CMOS工艺技术

1.0V内核电压（ -1 ， -2，-3速度等级只）

低功耗0.9V内核电压选项（ -1L速度

等级只）

高信号完整性的倒装芯片封装可供选择

标准或无铅封装选项

本文 2009-2011赛灵思公司赛灵思，赛灵思徽标，产品Artix ， ISE ，的Kintex ，斯巴达，的Virtex ， ZYNQ ，以及包括其他指定品牌Xilinx公司在美国的商标

和其他国家.. PCI ， PCIe和PCI Express的是PCI - SIG的注册商标，经许可使用。所有其他商标均为其各自所有者的财产。

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Virtex-6系列概述

的Virtex - 6 FPGA特性总结

表1：

按设备的Virtex - 6 FPGA特性总结

可配置逻辑

块（CLB ）

设备

逻辑

细胞

切片

(1)

最大

分布

RAM （ KB）

DSP48E1

切片

(2)

块RAM块

18 KB

(3)

36 KB

最大

（ KB的）

接口

MMCMs

(4)

块以太网

(5)

PCI Express的互助

最大

收发器

GTX

GTH

总

I / O

银行

(6)

最大

用户

I / O

(7)

XC6VLX75T

74,496

11,640

20,000

31,200

37,680

56,880

85,920

1,045

1,740

3,040

3,650

4,130

6,200

8,280

5,090

7,640

3,040

3,050

4,570

6,370

288

480

640

768

576

864

1,344

2,016

576

864

312

528

688

832

1,264

1,440

1,408

156

264

344

416

632

720

704

5,616

9,504

12,384

14,976

22,752

25,920

25,344

360

600

720

1200

720

840

320

480

720

XC6VLX130T 128000

XC6VLX195T 199680

XC6VLX240T 241152

XC6VLX365T 364032

XC6VLX550T 549888

XC6VLX760

758,784 118,560

49,200

74,400

39,360

39,600

59,760

88,560

XC6VSX315T 314880

XC6VSX475T 476160

XC6VHX250T 251904

XC6VHX255T 253440

XC6VHX380T 382464

XC6VHX565T 566784

2,128 1,064 38,304

1,008

1,032

1,536

1,824

504

516

768

912

18,144

18,576

27,648

32,832

注意事项：

每个Virtex - 6 FPGA Slice包含四个LUT和八个触发器，只有一些片段可以使用他们的LUT作为分布式RAM或SRLS 。

每个DSP48E1 Slice包含一个25× 18乘法器，加法器和一个累加器。

Block RAM的基本上是36千位的大小。每个块也可以作为两个独立的18 KB的块。

每个CMT包含两个混合模式时钟管理器（ MMCM ）。

下表列出了每个设备单独以太网MAC 。

不包括配置Bank 0中。

这个数字不包括GTX或GTH收发器。

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Virtex-6系列概述

的Virtex - 6 FPGA器件，封装组合和最大I / O

有可用的I /每包O都显示在最大的Virtex - 6 LXT和SXT FPGA封装组合

表2中。

表2：

的Virtex - 6 LXT和SXT FPGA器件 - 封装组合和最大可用的I / O

包

尺寸（mm ）

设备

XC6VLX75T

XC6VLX130T

XC6VLX195T

XC6VLX240T

XC6VLX365T

XC6VLX550T

XC6VLX760

XC6VSX315T

XC6VSX475T

注意事项：

倒装芯片封装也是无铅版本（ FFG ）提供。

FF484

FFG484

23 x 23

Gtxs

FF784

FFG784

29 x 29

FF1156

FFG1156

35 x 35

FF1759

FFG1759

42.5 x 42.5

FF1760

FFG1760

42.5 x 42.5

Gtxs

I / O

240

Gtxs

I / O

360

400

Gtxs

I / O

Gtxs

I / O

600

720

840

1200

600

720

840

与最大可用I /每包O都显示在Virtex- 6 HXT FPGA封装组合

表3中。

表3：

的Virtex - 6 HXT FPGA器件 - 封装组合和最大可用的I / O

包

尺寸（mm ）

设备

XC6VHX250T

XC6VHX255T

XC6VHX380T

XC6VHX565T

注意事项：

倒装芯片封装也是无铅版本（ FFG ）提供。

FF1154

FFG1154

35 x 35

Gtxs

FF1155

FFG1155

35 x 35

I / O

320

440

FF1923

FFG1923

45 x 45

I / O

Gtxs

GTHS

I / O

Gtxs

FF1924

FFG1924

45 x 45

GTHS

I / O

GTHS

Gtxs

GTHS

480

720

640

320

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Virtex-6系列概述

CON组fi guration

的Virtex - 6 FPGA的存储在SRAM型内部锁存器的自定义配置。配置位的数目是

26兆和160兆（ 220个MB的），这取决于设备的大小，但独立于特定用户设计的之间

实施中，除非压缩模式被使用。配置存储是易失性的，必须重新加载的时候

FPGA上电。此存储也可以在任何时候通过拉动PROGRAM_B引脚重新加载。有几种方法

而且数据格式加载的配置可通过三个模式管脚来确定。

位串行配置可以是主串模式下的FPGA生成的配置时钟（ CCLK ）信号，

或从串行模式下的外部配置数据源也时钟的FPGA 。对于字节或字宽

配置，主SelectMAP模式产生CCLK信号，而从SelectMAP模式接收信号CCLK

为8位，16位或32位范围内的传输。或者，串行外设接口（SPI）和字节外设接口（ BPI）

模式均采用符合行业标准的闪存，并且时钟由FPGA的CCLK输出。 JTAG模式用途

边界扫描协议来加载位串行配置数据。

比特流的配置信息是通过使用被称为BitGen程序在ISE 软件生成的。该

配置过程典型地执行以下序列：

检测电（上电复位）或PROGRAM_B时低。

清除整个配置存储器。

采样模式引脚来确定配置模式：主站或从站位串行或并行，或总线宽度。

加载开始的总线宽度的检测模式之后是同步字中的配置数据，检查

为适当的设备代码，并与完整比特流的循环冗余校验（CRC）结束。

启动执行的事件的用户定义的序列：释放触发器的内部复位（或预置），任选

等待的锁相环（ PLL）的锁定和/或DCI匹配，则激活输出驱动器，并且转换

DONE引脚高。

动态重配置端口

动态重配置端口（ DRP ），系统设计人员轻松访问配置位和状态寄存器

3块类型： 32地点为每个时钟瓦， 128位置的系统监视器，以及128位置对每个序列

GTX或GTH收发器。

DRP的行为像存储器映射的寄存器，并且可以访问和修改块特定的配置位，以及

状态和控制寄存器。

加密，回读和部分重配置

作为一个特殊的选项，该比特流可以是AES加密，以防止在设计的未经授权的复制。在Virtex- 6 FPGA

进行利用内部存储的256位的密钥，可使用备用电池或可选择的非挥发性解密

存储。

大多数的配置数据可以被读回，而不会影响系统的运行。通常情况下，配置是全或 -

没有操作，但在Virtex - 6 FPGA还支持部分重配置。当应用在某些设计中，部分

重新配置可以大大提高FPGA的通用性。它重新配置的FPGA ，而一部分甚至可以

逻辑的其他部分仍然有效，即，主动部分重新配置。

个CLB ，切片和查找表

的查找表（LUT）中的Virtex -6 FPGA的可配置为6输入LUT （64位ROM中）与一个输出，或者作为

两个5输入LUT （ 32位ROM中）与独立的输出，但共同的地址或逻辑输入。每个LUT输出可

任选地在触发器中注册。四个这样的LUT和他们的八个触发器以及多路转换器和算术运

逻辑构成一个切片，和两片形成的可配置逻辑块（CLB ）。四个触发器每片（每LUT 1 ）可以选择

被配置为锁存器。在这种情况下，剩余的4个触发器在片必须保持为未使用。

之间的所有切片的25-50％也可以使用他们的LUT作为分布式64位的RAM或作为32位的移位寄存器（ SRL32 ）或作为两种

SRL16s 。现代综合工具利用这些高效的逻辑，算术和记忆功能。专家

设计人员还可以实例化它们。

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时钟管理

每个Virtex - 6 FPGA具有多达九个时钟管理（CMTS ），每个由两个混合模式时钟管理器

（ MMCMs ），这是基于锁相环。

锁相环

该MMCM可以作为频率合成器，用于更宽范围的频率和作为抖动滤波器传入时钟。

该MMCM的心脏是一个压控振荡器（VCO）的频率从600兆赫至1600兆赫，跨

超过一个八度以上。有三组可编程分频器（D ，M和O）。

预分频器D（由配置可编程）降低输入频率，并将该传统的PLL中的一个输入

相位/频率比较器。反馈分频器（可编程通过配置）作为一个乘数，因为它把

供给相位比较器的另一输入端之前将VCO的输出频率。 D和M必须适当地选择

以保持其规定频率范围内的压控振荡器。

压控振荡器具有八个等距输出相位（0 °，45° ，90°， 135 °，180° ， 225 °，270°和315 °）。每一个都可以选择成

驱动一个七个输出分频器， O0到O6 （每个可编程通过配置任何整数分从1到128 ）。

MMCM可编程的功能

该MMCM有三个输入抖动过滤选项：低带宽，高带宽，或优化模式。低带宽模式有

最好抖动衰减，但不是最小的相位偏移。高带宽模式的最佳相位偏移，但不是最好的

抖动衰减。优化模式允许工具找到最佳设置。

该MMCM可以在任一反馈路径（作为乘数）或在一个输出路径的分数计数器。部分的

计数器允许的1/8的非整数增量，因此可以由8倍增加频率合成能力。

该MMCM还可提供固定或在依赖于VCO频率小的增量动态相移。在

600MHz的相移定时幅度为30 ps的;在1600兆赫，这是11.5 ps的。

时钟分配

每个Virtex - 6 FPGA提供了五种不同类型的时钟线（ BUFG ， BUFR ， BUFIO ， BUFH和高性能

时钟），以满足高扇出，短传播延迟和极低歪斜的不同时钟要求。

全局时钟线

在每个Virtex - 6 FPGA ， 32个全局时钟线具有最高的扇出，可以到达每一个触发器的时钟，时钟使能，

置位/复位，以及许多逻辑输入。有任何区域内的12个全局时钟线。全局时钟线可以通过驱动

全局时钟缓冲器，它也可以执行无毛刺时钟多路复用和时钟使能功能。全局时钟

往往从CMT ，它可以完全消除的基本时钟分配延迟驱动。

区域时钟

区域时钟可以驱动在其区域内所有时钟的目的地，以及该区域的上方和下方。的区域被定义为

也就是40的任何区域的I / O和40的CLB高和半芯片宽。的Virtex - 6 FPGA具有6至18个地区。有

6个区域的时钟跟踪各地区。每个区域时钟缓冲器可从四个时钟功能的输入引脚驱动，

并且其频率可任选通过任何整数被划分为1 8 。

I / O时钟

I / O时钟是特别快，它的作用只是I / O逻辑和串行/解串器（SerDes ）电路，如描述

I / O

逻辑

部分。的Virtex - 6器件具有从MMCM给我一个高性能的直接连接/ O直接低抖动，

高性能接口。

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