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Spartan-6系列概述

DS160 （ V1.4 ） 2010年3月3日

先期产品技术说明

概述

在的Spartan - 6系列提供领先的系统集成能力的总成本最低为大批量应用。该

13名成员组成的家庭提供了展开的密度范围从3840到147443个逻辑单元，与以前的一半的功耗

Spartan系列，更快，更全面的连通性。建立在一个成熟的45纳米低功耗铜工艺技术，

交付成本，功耗和性能的最佳平衡，在Spartan-6系列提供了一个新的，更高效的双寄存器6输入还要寻

表（LUT ）逻辑和丰富的内置系统级模块。其中包括18 KB （ 2× 9 KB ）块RAM ，第二代

DSP48A1片， SDRAM内存控制器，增强型混合模式时钟管理模块， SelectIO技术，加电

优化的高速串行收发器模块，的PCI Express兼容端点模块，先进的系统级电源管理

模式，自动检测配置选项和增强的IP安全与AES和Device DNA保护。这些功能提供了一个低

成本的可编程替代方案定制ASIC产品以前所未有的易用性。的Spartan- 6 FPGA提供了最佳的解决方案

高容量的逻辑设计，以消费者为导向的DSP设计和成本敏感的嵌入式应用。的Spartan- 6 FPGA是

对于能够提供集成的软件和硬件组件，使目标设计平台的可编程芯片基础

设计师专注于创新，只要其发展周期的开始。

中的Spartan- 6 FPGA特性总结

Spartan-6系列：

的Spartan- 6 LX FPGA ：逻辑优化

的Spartan- 6 LXT FPGA ：高速串行连接功能

专为低成本

多效率的综合街区

的I / O标准的优化选择

交错垫

高容量的塑料引线键合封装

低静态和动态功耗

45的成本和低功耗优化的纳米工艺

休眠省电模式下实现零功耗

挂起模式可以保持状态和配置与

多引脚唤醒，控制增强

低功耗1.0V内核电压（ LX FPGA中，仅-1L ）

高性能1.2V内核电压（ LX和LXT

的FPGA ， -2，-3 ， -4速度等级）

多电压，多标准的SelectIO 接口的银行

达到每差分1,050 Mb / s的数据传输速率I / O

可选的输出驱动器，每个引脚最多至24 mA

3.3V至1.2V的I / O标准和协议

低成本HSTL和SSTL存储器接口

热插拔合规

可调节的I / O转换速率，以提高信号完整性

在LXT FPGA的高速GTP串行收发器

高达3.125 Gb / s的

高速接口，包括：串行ATA ，极光，

1G以太网， PCI Express的， OBSAI ， CPRI ， EPON ，

GPON ，DisplayPort和XAUI

集成端点模块的PCI Express设计（ LXT ）

低成本PCI技术支持与兼容

33兆赫， 32位和64位的规范。

高效DSP48A1片

高性能的算术和信号处理

快速的18 ×18乘法器和48位累加器

流水线和级联功能

预加法器，以帮助过滤器的应用

集成内存控制器块

DDR ， DDR2 ， DDR3 ， LPDDR和支持

数据传输速率高达

800 MB /秒（ 12.8

Gb / s的峰值带宽）

多端口总线结构，具有独立的FIFO ，以减少

设计时序问题

丰富的逻辑资源，提高逻辑能力

可选的移位寄存器或分布式RAM支持

高效的6输入LUT提高性能和

最大限度地降低功率

LUT具有双触发器管道中心的应用

块RAM与各种粒度

与字节快速的块RAM写使能

可任意编程为2个18 KB块

独立的9 KB的RAM块

时钟管理模块（ CMT ），增强的性能

低噪音，灵活的时钟

数字时钟管理器（DCM ）消除时钟歪斜

和占空比失真

锁相环（ PLL）的低抖动时钟

频率合成与同步乘法，

除法和相移

十六个低歪斜全局时钟网络

简化配置，支持低成本的标准

2引脚自动检测配置

广泛的第三方SPI （最多4个）和NOR闪存支持

功能丰富的Xilinx Platform Flash的使用JTAG

对于远程升级多支持多重引导

比特流，使用看门狗保护

对外观设计的保护增强的安全性

设计验证唯一设备标识符DNA

在大型设备AES码流加密

更快的嵌入式处理具有增强的，成本低，

MicroBlaze软处理器

业界领先的IP和参考设计

本文 2009-2010 Xilinx公司XILINX ， Xilinx标，的Virtex ，斯巴达， ISE ，并且包括其它指定品牌Xilinx公司在美国和其它商标

国家。 PCI ， PCIe和PCI Express的是PCI - SIG的注册商标，经许可使用。所有其他商标均为其各自所有者的财产。

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Spartan-6系列概述

的Spartan- 6 FPGA特性总结

表1：

按设备的Spartan- 6 FPGA特性总结

可配置逻辑块（CLB ）

设备

逻辑

细胞

(1)

切片

(2)

最大

触发器分布式

RAM （ KB）

DSP48A1

切片

(3)

块RAM块

18 KB

(4)

CMTS

(5)

最大值（ KB ）

内存

终点

最大

合计最大

调节器

对于块

GTP

I / O

用户

块

PCI Express的收发银行的I / O

（最大）

XC6SLX4

XC6SLX9

XC6SLX16

XC6SLX25

XC6SLX45

XC6SLX75

XC6SLX100

XC6SLX150

XC6SLX25T

XC6SLX45T

XC6SLX75T

XC6SLX100T

XC6SLX150T

3,840

9,152

14,579

24,051

43,661

74,637

101,261

147,443

24,051

43,661

74,637

101,261

147,443

600

1,430

2,278

3,758

6,822

11,662

15,822

23,038

3,758

6,822

11,662

15,822

23,038

4,800

11,440

18,224

30,064

54,576

93,296

126,576

184,304

30,064

54,576

93,296

126,576

184,304

136

229

401

692

976

1,355

229

401

692

976

1,355

132

180

132

180

116

172

268

116

172

268

216

576

936

2,088

3,096

4,824

936

2,088

3,096

4,824

132

200

232

266

358

408

480

576

250

296

348

498

540

注意事项：

的Spartan- 6 FPGA的逻辑单元评级反映了新的6输入LUT架构所提供的增加逻辑单元的能力。

每次的Spartan- 6 FPGA Slice包含四个LUT和八个触发器。

每个DSP48A1切片包含一个18× 18位乘法器，加法器，和一个累加器。

Block RAM的基本上是18 KB的大小。每个块也可以作为两个独立的9 KB块。

每个CMT包含两个DCM和一个PLL 。

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Spartan-6系列概述

的Spartan- 6 FPGA器件，封装组合和可用的I / O

Spartan-6的每包可用的I / O和GTP收发器的FPGA封装组合显示在

表2中。

由于收发器， LX和LXT引脚不兼容。

表2：

的Spartan- 6器件 - 封装组合和最大可用的I / O

包

尺寸（mm ）

间距（mm ）

设备

XC6SLX4

XC6SLX9

XC6SLX16

XC6SLX25

XC6SLX45

XC6SLX75

XC6SLX100

XC6SLX150

XC6SLX25T

XC6SLX45T

XC6SLX75T

XC6SLX100T

XC6SLX150T

190

CPG196

(1)

8x8

0.5

用户I / O

TQG144

(1)

20 x 20

0.5

用户I / O

CSG225

(2)

13 x 13

0.8

用户I / O

FT(G)256

(3)

17 x 17

1.0

用户I / O

CSG324

15 x 15

0.8

绿茶多酚

用户

I / O

FG(G)484

(3,4)

23 x 23

1.0

绿茶多酚

用户

I / O

CSG484

(4)

19 x 19

0.8

绿茶多酚

用户

I / O

FG(G)676

(3)

27 x 27

1.0

绿茶多酚

用户

I / O

FG(G)900

(3)

31 x 31

1.0

绿茶多酚

用户

I / O

106

102

132

160

186

200

232

226

218

266

316

280

326

338

250

296

268

296

292

296

348

376

396

498

540

320

328

338

358

408

480

498

576

注意事项：

1.有关于这些包的设备没有内存控制器。

2.内存控制器模块支持X8上的CSG225封装XC6SLX9和XC6SLX16设备。没有存储器控制器中的

XC6SLX4.

3.这些设备在有铅和无铅（附加G）封装为标准的排序选项。

4.这些软件包支持两个在XC6SLX75四个内存控制器， XC6SLX75T ， XC6SLX100 ， XC6SLX100T ， XC6SLX150和

XC6SLX150T设备。

CON组fi guration

的Spartan- 6 FPGA的存储在SRAM型内部锁存器的自定义配置数据。配置的比特数

是2.6兆，33兆取决于设备的大小，但独立于特定的用户设计实现，除非之间

压缩模式被使用。配置存储易挥发，只要FPGA上电时必须重新加载。

此存储也可以在任何时候通过拉动PROGRAM_B引脚重新加载。几种方法和数据格式

加载构造都可用。

位串行配置可以是主串行模式，在FPGA生成的配置时钟（ CCLK ）信号，

或从串行模式，在外部配置数据源也时钟的FPGA 。对于字节宽的配置，

主SelectMAP模式产生CCLK信号，而从SelectMAP模式接收CCLK信号的8位和

16位宽的传送。在主串行模式中，将位流的开头可任选切换时钟源到一个

外部时钟，它可以更快或更精确地比内部时钟。现有的JTAG针脚采用边界扫描

协议加载位串行配置数据。

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比特流的配置信息是通过使用被称为BitGen程序的ISE软件生成的。配置

过程典型地执行以下序列：

检测电（上电复位）或PROGRAM_B时低。

清除整个配置存储器。

采样模式引脚来确定配置模式：主站或从站位串行或并行。

加载开始的总线宽度的检测模式之后是同步字中的配置数据，检查

为适当的设备代码，并与完整比特流的循环冗余校验（CRC）结束。

开始事件的用户定义序列：释放内部复位（或预置）的触发器，任选等待

DCM和/或PLL的锁定，激活输出驱动器，以及过渡DONE引脚为高。

的Spartan- 6 FPGA支持多重配置，其中两个或更多个FPGA配置比特流可以被存储在一个

单一配置源。 FPGA应用的控件来加载下一个，当它的配置来加载它。

的Spartan- 6 FPGA还包括一个独特的，工厂编程的Device DNA标识是用于跟踪目的是有用的，反

克隆设计或IP保护。在最大的设备，码流可以被复制使用AES加密保护。

动态重配置端口

动态重配置端口（ DRP ），系统设计人员方便地访问参数GTP收发器。

在DRP就像一个处理器友好的同步接口。

READBACK

大多数的配置数据可以被读回，而不会影响系统的运行。

个CLB ，切片和查找表

每个可配置逻辑块（CLB ）中的Spartan -6 FPGA的由两片，设置成并排的侧的两个竖直部分

列。有三种类型的CLB切片在Spartan -6架构： SLICEM ， SLICEL和SLICEX 。每片

包含四个LUT ， 8个触发器，以及杂项的逻辑。该LUT可以用于通用的组合和

时序逻辑的支持。综合工具利用这些高效的逻辑，算术和记忆功能。

专家设计师也可以实例化它们。

SLICEM

中的Spartan- 6 FPGA片四分之一（ 25 ％）是的SLICEM 。每四个SLICEM的LUT可以被配置为一个

6输入LUT与一个输出，或者作为双5输入LUT具有相同的5位地址和两个独立的输出。这些

的LUT还可以用作分布式64位的RAM具有64比特或2倍每个LUT的32位，作为一个32位的移位寄存器

（ SRL32 ），或者是两个16位的移位寄存器（ SRL16s ）具有可寻址的长度。每个LUT的输出可以在一个触发器被注册

内CLB 。进行算术运算，高速的进位链中传播向上传输信号中的切片的一列。

SLICEL

四分之一（ 25 ％）的Spartan - 6 FPGA切片SLICELs ，其中包含SLICEM的所有功能，除了

内存/移位寄存器的功能。

SLICEX

中的Spartan- 6 FPGA片的一半（ 50 ％）是SLICEXs 。该SLICEXs具有相同的结构SLICELs除

算术进位选项和宽的多路复用器。

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时钟管理

每个Spartan-6的FPGA具有多达6个CMT ，每组两个DCM和一个PLL ，它可单独使用或

级联。

DCM

将DCM提供了四个阶段的输入频率（ CLKIN）的：移0°，90 °，180 °和270 °（ CLK0 ， CLK90 ， CLK180 ，并

CLK270 ）。它也提供了一个倍频CLK2X及其互补CLK2X180 。的CLKDV输出提供一个

分数的时钟频率可以被逐步对准CLK0 。分数是可编程为从2每个整数至16，

以及1.5 ， 2.5 ， 3.5 。。。 7.5 。 CLKIN可任选通过2.将DCM划分可以在一个时钟是一个零延迟时钟缓冲器

信号驱动CLKIN ，而CLK0输出被反馈到CLKFB输入。

频率合成

独立的基本功能的DCM中，频率合成输出CLKFX和CLKFX180可以被编程为

产生任何输出频率是DCM输入频率（F

）乘以M和同时被D，其中分

M可以是任意整数2 32和D可以是从1到32的任何整数。

相移

与CLK0连接CLKFB ，所有九CLK输出（ CLK0 ， CLK90 ， CLK180 ， CLK270 ， CLK2X ， CLK2X180 ， CLKDV ，

CLKFX和CLKFX180 ）可以通过一个共同的量，定义为一个固定的延迟时间的任意整数倍的偏移。固定DCM

延迟值（输入周期的分数）可以通过配置来确定，也可以增加或减少

动态。

扩频时钟

在DCM能够接受并跟踪典型的扩频时钟输入，只要他们遵守输入时钟规格

在上市

的Spartan- 6 FPGA数据手册：直流和开关特性。

的Spartan- 6 FPGA能够产生电子数

频时钟源从一个标准的固定频率振荡器。

锁相环

PLL可以用作频率合成器，用于更宽范围的频率和作为抖动滤波器，用于在输入的时钟

与DCM的联合使用。 PLL的心脏是一个压控振荡器（VCO ），其频率范围

400 MHz至1080 MHz的，因此跨度超过一个八度。三组可编程分频器（D ，M和O）

适应所述VCO以所要求的应用程序。

预分频器D（由配置可编程）降低输入频率，并将该传统的PLL中的一个输入

相位比较器。反馈分频器（可编程通过配置）作为一个倍增器，因为它把VCO的

供给相位比较器的另一输入端之前的输出频率。 D和M必须选择适当，以保持

其控制的频率范围内VCO 。

压控振荡器具有八个相等间隔的输出（0 °，45° ，90°， 135 °，180° ， 225 °，270°和315 °）。每个可被选择来驱动

六个输出分频器之一， O0至O5 （每个可编程通过配置以通过任何整数除以从1到128）。

时钟分配

每次的Spartan- 6 FPGA提供了丰富的时钟线，以满足高扇出的不同的时钟要求，短

传播延迟，以及极低的偏移。

全局时钟线

在每一个的Spartan - 6 FPGA ， 16个全局时钟线具有最高的扇出，可以到达每一个触发器的时钟。全局时钟线

必须由全局时钟缓冲器，其中还可以执行无毛刺时钟多路复用和时钟使能功能来驱动。

全局时钟通常从CMTS ，它可以完全消除的基本时钟分配延迟驱动。

I / O时钟

的I / O时钟是特别快，它的作用只是局部的输入和输出的延迟电路和I / O的串行器/解串器

器（SERDES ）电路，如在所描述的

I / O逻辑

部分。

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