XC4010D ， XC4013D
逻辑单元阵列
产品规格
特点
描述
该Xc4010D和XC4013D是RAM的更小，成本更低的
的XC4010和XC4013的版本。它们是相同的，以
的XC4010和XC4013在各方面，除了
失踪的片上RAM 。
该XC4010D和XC4013D可以在大部分的
同样PLCC ， PQFP和PGA封装为它们的对
应的XC4000非-D当量。为见2-70页
详细信息。
该XC4010D和XC4013D也是引脚兼容
在XC5210 （见XC5200数据表的附加Infor公司
息） 。在XC5210提供了另一种可能的成本再
duction路径不降低性能的应用
使用像宽解码器XC4000D功能和承载
逻辑。
有关完整的电气规格，请参阅第2-47页
通过2-55 。
有关设备功能的详细说明， architec-
自命配置方法，请参阅第2-9至2-
45.
对于包打印的详细列表，请使用
2-70页上的交叉全球化志愿服务青年。
对于封装的物理尺寸和热数据，请参见
第4节。
第三代现场可编程门阵列
丰富的触发器
灵活的函数发生器
没有片上RAM
专用高速行波进位电路
宽边解码器（ 4元缘）
互连线层次
内部三态总线能力
全球八大低偏移时钟或信号分配
网
灵活的阵列架构
- 可编程逻辑模块和I / O模块
- 可编程互连和广泛的解码器
–
–
–
–
–
–
–
–
亚微米CMOS工艺
- 高速逻辑和互联
低功耗
面向系统的特点
–
–
–
–
–
IEEE 1149.1兼容的边界扫描逻辑支持
可编程的输出压摆率（ 2种模式）
可编程输入上拉或下拉电阻
12 mA的灌每路输出电流
24 mA的灌每路输出电流对
通过加载二进制文件配置
- 无限的可重编程
- 六编程模式
XACT开发系统运行' 386 / 486型电脑上，
阿波罗，太阳-4和惠普700系列
- 接口来流行的设计环境中，如
Viewlogic系， Mentor Graphics和OrCAD的
- 全自动分区，布局和布线
- 交互式设计编辑器优化设计
- 288宏， 34硬宏， RAM / ROM编译
表1. XC4000D系列现场可编程门阵列
设备
近似的门数
CLB矩阵
个CLB数
触发器数量
最大解码输入（每边）
最大RAM位
IOB的数
XC4010 / XC4013 10D / 13D
10,000
20 x 20
400
1,120
60
12,800*
160
13,000
24 x 24
576
1,536
72
18,432*
192
* XC4010D和XC4013D没有RAM
2-69
XC4000 ， XC4000A ， XC4000H
逻辑单元阵列家族
产品说明
特点
描述
现场可编程门阵列的XC4000系列
（ FPGA）器件提供定制CMOS VLSI的好处，而
避免了初始成本，时间延迟，和一个固有的风险
常规的掩蔽门阵列。
在XC4000系列提供了一个定期的，灵活的，编程
可配置逻辑块的梅布尔架构（ CLB）是
由一个强大灵活的路由互连层次
资源，并包围编程的周边
序的输入/输出模块（IOB ） 。
XC4000 -系列器件具有宽厚的路由资源
容纳的最复杂的配线图案。
XC4000A设备降低了套布线资源，
足够用于其更小的尺寸。 XC4000H高I / O设备
保持相同的布线资源和CLB结构
在XC4000系列，而可用的I / O增加了将近一倍。
该设备通过加载配置数据定制
到内部存储器单元。该FPGA既可以积极
读取配置数据从外部串行或字节级的
并行PROM （主模式） ，或配置数据
可以写入到FPGA （从属和外围模式）。
在XC4000系列是由强大的，所谓的支持
绘制高级软件，涵盖了设计的各个方面：从
原理图输入，仿真，以自动闭塞占位
精神疾病和互连的路由，并最终创建
配置比特流。
由于赛灵思FPGA的可重新编程无限
的次数，就可以在新颖的设计中使用
其中，硬件是动态改变的，或者硬
器必须适应不同用户的应用程序。 FPGA的
是理想的缩短设计和开发周期，
但是他们也提供用于生产具有成本效益的解决方案
房价远远超出每月1000系统。
第三代现场可编程门阵列
–
–
–
–
–
–
–
–
丰富的触发器
灵活的函数发生器
芯片超高速RAM
专用高速行波进位电路
宽边解码器
互连线层次
内部三态总线能力
全球八大低偏移时钟或信号分配
网
灵活的阵列架构
- 可编程逻辑模块和I / O模块
- 可编程互连和广泛的解码器
亚微米CMOS工艺
- 高速逻辑和互联
低功耗
面向系统的特点
- IEEE 1149.1兼容的边界扫描逻辑支持
可编程输出摆率
- 可编程的输入上拉或下拉电阻
- 每个输出12 mA的灌电流（ XC4000系列）
- 每个输出24 mA的灌电流（ XC4000A和
XC4000H家庭）
通过加载二进制文件配置
- 无限的可重编程
- 六编程模式
XACT开发系统运行' 386 / 486型电脑上，
NEC PC ，阿波罗，太阳-4和惠普700
系列
- 接口来流行的设计环境中，如
Viewlogic系， Mentor Graphics和OrCAD的
- 全自动分区，布局和布线
- 交互式设计编辑器优化设计
- 288宏， 34硬宏， RAM / ROM编译
现场可编程门阵列的表1中XC4000家族
设备
APPR 。门数
CLB矩阵
个CLB数
触发器数量
最大输入解码
（每侧）
最大RAM位
IOB的数
XC4002A 4003 / 3A 4003H
2,000
8x8
64
256
24
2,048
64
件4004a 4005 / 5A 4005H
4006
4008
4010/10D 4013/13D 4020
10,000
20 x 20
400
1,120
60
12,800*
160
4025
3,000
3,000
4,000
5,000
5,000 6,000
8,000
10 x 10 10 x 10 12 x 12 14 x 14 14 x 14 16 x 16 18 x 18
100
100
144
196
196
256
324
360
200
480
616
392
768
936
30
30
36
42
42
48
54
3,200
80
3,200
160
4,608
96
6,272
112
6,272
192
8,192
128
10,368
144
13,000 20,000 25,000
24 x 24 28 x 28 32 x 32
576
784
1,024
1,536
2,016
2,560
72
84
96
18,432*
192
25,088
224
32,768
256
* XC4010D和XC4013D没有RAM
2-7
XC4000 ， XC4000A ， XC4000H逻辑单元阵列家族
XC4000相比XC3000A
对于那些读者已经熟悉了XC3000A
家庭赛灵思现场可编程门阵列，这里是一个
在XC4000系列的主要新功能简明列表。
CLB有两
独立
4输入函数发生器。
A
第三
函数发生器相结合的输出
另外两个函数发生器与第九输入。
所有的功能都投入热插拔，都有完全访问权限;
没有相互排斥。
CLB有
非常快的运算进
能力。
CLB的函数发生器查表也可以用作
快速
内存。
CLB触发器具有异步设置
or
复位。
CLB有
四路输出，
两个触发器， 2组合。
CLB连接对称地位于所有
FOUR
边缘。
IOB
拥有更灵活的时钟极性选项。
IOB
具有可编程输入建立时间：
长
为了避免潜在的保持时间的问题，
短
以提高性能。
IOB
具有穿过其自身的TBUF延绳连接。
输出
n沟道只，
低V
OH
提高速度。
XC4000输出可以配对双水槽电流
24毫安。
XC4000A和XC4000H输出可以每
沉24毫安，可用于配对
48毫安
灌电流。
IEEE 1149.1-类型
边界扫描
被支承在所述的I / O 。
广解码器
在LCA设备的四边。
增加
互连资源的数目。
所有CLB输入和输出有
访问大多数接口
连接线。
开关矩阵
简化以提高速度。
全球八大网
可用于时钟或分发
逻辑信号。
TBUF
输出配置较为灵活，三态
控制较少的局限。
节目
是单一功能的输入引脚，压倒一切。
INIT引脚
也可作为配置错误输出。
外设同步模式
（8位）被加入。
外围异步模式
改善了手工
撼动。
启动
可以
同步
任何用户时钟（这是一个
配置选项） 。
没有掉电，而是一
全球三态输入
那
没有任何复位触发器。
没有片
晶体振荡器
放大器。
配置比特流包括
CRC错误检查。
配置时钟
可提高到>8
兆赫。
配置时钟是
完全静态的，
在没有限制
最大低电平时间。
READBACK
要么忽略触发器内容（避免了需要为
屏蔽）或者它需要一个
快照
所有的触发器在所述的
开始读回。
回读有相同的
极性
如配置，并且可以是
中止。
表2.三代的赛灵思现场可编程门阵列系列
参数
触发器数量
用户我最大号/ O
RAM位的最大数量
每个CLB函数发生器
每个CLB逻辑输入号码
每个CLB逻辑输出数
低偏移全局网号码
专用解码器
快速进位逻辑
内部三态驱动器
输出摆率控制
掉电选项
晶振电路
XC4025
2,560
256
32,768
3
9
4
8
是的
是的
是的
是的
no
no
XC3195A
1,320
176
0
2
5
2
2
no
no
是的
是的
是的
是的
XC2018
174
74
0
2
4
2
2
no
no
no
no
是的
是的
2-8
结构概述
在XC4000系列实现通过AD-高速
vanced半导体技术和经过改进的
高达50的架构，并支持系统时钟频率
兆赫。相比老赛灵思FPGA系列中， XC4000
家庭是更强大的，提供的片上RAM和
宽输入解码器。它们在更通用的
应用和设计周期更快由于combi-
增加的布线资源，更精密完善的国家
cated软件。最后，但并非最不重要的，他们比更多
双倍可用的复杂性，达到了20000门
的水平。
在XC4000系列有16名成员，包括中的COM
复杂性，从2000到25000门。
逻辑单元阵列家族
赛灵思高密度用户可编程门阵列IN-
CLUDE三大要素配置：配置
逻辑块（ CLB）是输入/输出模块（IOB ） ，和间
连接。在CLB中提供的功能要素
用于构造用户的逻辑。将IOB提供
之间的封装引脚和内部信号接口
线。可编程互连资源提供
路由路径来连接的CLB的输入和输出
和IOB的到相应的网络。定制
配置是通过编程内部静态成立
该确定的逻辑功能和接口的存储器单元
在LCA设备实现连接。
第一代的LCA装置中， XC2000家族
在1985年被引入它的逻辑功能块组成
能够imple-一个组合函数生成器的
门庭4输入的布尔函数和一个单一的存储
元素。该XC2000系列有两个成员不等
复杂度为800 1500栅极。
在第二代XC3000A LCA装置，介绍 -
duced于1987年，在逻辑块扩大到实施
更广泛的布尔函数并把第二倒装
触发器中的每个逻辑块。如今， XC3000器件范围
在从1300到10000可用门的复杂性。他们
有一个最大的保证切换频率范围
从70到270兆赫，相当于最大的系统时钟
高达80MHz的频率。
第三代生命周期评价装置的进一步延伸，这
建筑以更加强大和灵活的逻辑
块。 I / O模块的功能和互连选项
还加强了与每一个连续的一代
化，从而进一步延长的，可以应用的范围
与LCA设备实现。
这个第三代架构形成的基础
器件XC4000系列是功能逻辑密度高达
25,000可用门和支撑系统时钟频率
高达50 MHz 。采用先进的，亚微米CMOS的
工艺技术以及架构的改进
造成这种增长的FPGA功能。不过，
实现这些高逻辑密度和性能水平
还需要新的，更强大的自动化设计
工具。集成电路和软件工程师在合作
第三代生命周期评价体系结构的定义，以满足
一个重要的性能目标 - 在FPGA架构
和同伴设计工具完全自动化
放置和95％的所有设计的路由，加
方便的方式来完成剩下的一些设计。
可配置逻辑块
许多架构上的改进有助于
增加的逻辑密度和性能水平
XC4000系列。其中最重要的是一个更
强大和灵活的CLB通过一组通用的包围
布线资源，从而导致更多的“每个有效栅极
CLB “主要CLB的元件示于图1中。
每一个新的CLB还配备了一个对触发器和两个
独立的4输入函数发生器。这两个函数
发电机为设计人员提供了极大的灵活性，因为
大多数组合逻辑功能需要不到4
输入。因此，设计的软件工具可以处理
每个函数发生器独立，从而不仅改善
荷兰国际集团单元使用。
十三CLB输入和四个输出CLB提供访问
到函数发生器和触发器。两倍多
在XC3000系列，这些投入可数
和输出连接至所述可编程互连
外块的资源。四个独立的输入是
提供给每两个函数发生器（F1的 - F4和
G 1 - G 4 ） 。这些函数发生器，其输出都
标记的F '和G'各自是能够实现任意的
随意定义自己的四个输入布尔函数。该
函数发生器被实现为存储器的查找
表;因此，传播延迟是独立的
该功能正在实施。第三个函数发生器
器，标有H' ，可以实现任意布尔函数的
三个输入： F'和G'并从外部的第三输入
块（H1） 。从函数发生器的信号可以退出
在CLB的两个输出端; F'或H '可被连接至
X输出，和G'或H '可被连接到Y输出端。
因此， CLB可用于实现任何两个independ-
最多至四个变量，或者任何单一功能的耳鼻喉科函数
五个变量，或者四个变量的任何函数一起
用五个变量的一些功能，或者它可以实现
多达九个变量，甚至某些功能。实施
在一个单独的块范围内的函数降低了数
所需的块和在信号路径中的延迟，函数实现
荷兰国际集团既增加了密度和速度。
在CLB的两个存储元件是边沿触发
D型触发器与普通时钟（K）和时钟使能
（ EC）的投入。第三个常见的输入（ S / R）可以亲
作为编程或者异步置位或复位信号
2-9
XC4000 ， XC4000A ， XC4000H逻辑单元阵列家族
C1
C2
C3
C4
H1
DIN
S / R
EC
G4
DIN
F'
G'
H'
S / R
控制
逻辑
功能
G'
OF
G1-G4
SD
绕行
YQ
Q
G3
D
G2
G1
逻辑
功能
OF
H'
F' ，G'
和
H1
F4
DIN
F'
G'
H'
EC
G'
H'
1
Y
RD
S / R
控制
逻辑
功能
F'
OF
F1-F4
D
SD
Q
绕行
XQ
F3
F2
F1
EC
RD
K
（CLOCK ）
H'
F'
多路控制
BY CONFIGURATUON程序
X6099
1
X
XC4000家庭可配置逻辑块图1.简化框图
相互独立的两个寄存器中;该输入还
可以为任一触发器被禁用。一个单独的全局设置/
复位线（图中未示出1）设置或清除各
在上电期间注册，重新配置，或者当一个专用
cated复位网被驱动为有效。这种复位网不
与其它路由资源竞争;它可以连接
任何封装引脚作为一个全球性的复位输入。
每个触发器可以被触发或者上升沿或下降沿
时钟边沿。触发器的数据输入端的源极是编程
序的：它的驱动或者由函数F ' ，G'和H '，或
直接输入（ DIN ）块输入。触发器驱动XQ
和YQ CLB输出。
此外，每个CLB F'和G'的函数发生器CON-
tains专用算术逻辑，用于快速产生
携带和借用的信号，大大提高了效率
和的加法器，减法器，蓄电池的性能，
比较器和计数器连。
在CLB多路复用器映射四个控制输入端， LA-
贝莱德C1到C4在图1中，到四个内部
控制信号（ H1 ， DIN ，S / R ，和EC ）中任意
方式。
CLB的建筑设施的灵活性和对称性
大老给定应用程序的布局和布线。
由于函数发生器和触发器具有不知疲倦
悬垂的输入和输出，每个都可以被视为
在放置过程中单独的实体来实现高的填充
密度。输入，输出，和函数本身可以
随意换一个CLB内的位置，以避免路由拥塞
布局和布线运行期间化。
2-10
速度增强的两种方法
在LCA为基础的设计延迟是布局有关。而
这使得它很难预测的最坏情况担保
性能，存在的拇指设计规则可以
考虑 - 系统时钟率应不大于1
三分之一到一半指定的切换速度。危急
外观设计的部分，移位寄存器和简单的柜台，
可以运行得更快 - 大约三分之二的指定
触发率。
该XC4000系列可在同步系统时钟运行
高达60兆赫的速率。这种性能提高了
以前的家庭源于两个基本improve-
ments ：改进的架构，更丰富的路由
资源。
网络也是如此。随着XC3000家庭的CLB设计师
必须做出选择，要么输出组合
功能或所存储的值。在XC4000系列，翻转
触发器可以用作寄存器或移位寄存器不
从执行differ-阻塞函数发生器
耳鼻喉科，也许无关的任务。这增加了功能性
密度的设备。
当一个函数发生器驱动一个触发器中的CLB ，该
组合传播延迟
完全重叠
同
触发器的建立时间。指定的设定时间时
间的函数发生器的输入和时钟输入。
这代表了性能优于竞争
其中，组合的延迟必须添加技术
到触发器的建立时间。
改进的体系结构
更多的投入：
在CLB函数发生器的多功能性
器显著提高了系统的运行速度。表3示出了
在XC4000系列是如何实现的许多功能更多
效率和速度比是可能的XC3000器件。
一个9位的奇偶校验器，例如，可以在实现
1 CLB具有7 ns的传播延迟。利用
XC3000家族设备，同样的功能需要两个
CLB中有2× 5.5 ns的传播延迟= 11纳秒。一
XC4000的CLB可以确定两个4位字是否是
相同的，具有7 ns传播延迟一次。第九
输入可用于这种简单的波纹膨胀
身份比较（ 25.5 ns的超过16位， 51.5 ns的过
32比特），或一个2-层同一性比较器可以产生
在15纳秒的32位比较，在单一的成本结果
额外的CLB 。喜欢简单的多路复用功能也受益
从XC4000家庭CLB的更大的灵活性。一
16输入多路转换使用了5个CLB和仅具有一个延迟
13.5纳秒。
更多的输出：
在CLB可以通过组合
输出（S）以在互连网络，而且还可以存储
在一个组合的结果（S）或其他输入数据或
两个触发器，并连接其输出到所述互连
快进：
如前面描述的，每个CLB包括高
速进位逻辑，其可通过配置被激活。
两个4输入函数发生器可以配置为
一个2位加法器，内置隐藏进位，可以是EX-
膨胀性的任何长度。这种专用的进位电路是如此
快速，高效，传统的加速方法，如
进行生成/宣传是毫无意义的，甚至在
16位的电平，并在32位级别的边际效益。
一个16位加法器需要9个CLB ，并且具有组合
随身携带的20.5 ns的延迟。与此相比， 30个CLB和
50 ns或41个CLB和30纳秒的XC3000系列。
快速进位逻辑将打开大门，许多新的应用程序
涉及算术运算，系统蒸发散在先前
几代的FPGA没有快速和/或效率不高
够了。高速的地址偏移量计算，微
处理器或图形系统，和高速加法
数字信号处理是两个典型的应用程序。
更快，更高效计数器：
在XC4000 - fami-
位于快速进位逻辑提出两个反位到每个CLB和
在高达42兆赫的16比特的时钟速率运行它们，
是否计数器加载与否。对于一个16位的
表3.密度和性能的几种常见电路功能
XC3000 （ -125 ）
从输入焊盘的16位解码器
24位累加器
状态机基准*
16 ： 1多路复用器
16位的单向
可加载计数器
16位U / D计数器
16位加法器
* 16个州， 40转换， 10个输入， 8路输出
XC4000 （ -5 ）
12纳秒
32兆赫
30兆赫
16纳秒
40 MHZ
42兆赫
40 MHZ
40 MHZ
20.5纳秒
20.5纳秒
0个CLB
13个CLB
26个CLB
5个CLB
8个CLB
9个CLB
8个CLB
8个CLB
9个CLB
9个CLB
最大密度
最大速度
最大密度
最大速度
最大密度
最大速度
15纳秒
17兆赫
18 MHZ
16纳秒
20兆赫
34兆赫
20兆赫
30兆赫
50纳秒
30纳秒
4个CLB
46个CLB
34个CLB
8个CLB
16个CLB
23个CLB
16个CLB
27个CLB
30个CLB
41个CLB
2-11
XC4000
逻辑单元阵列系列
产品规格
特点
描述
在XC4000系列现场可编程门阵列
（ FPGA）器件提供了自定义CMOS VLSI的好处，
同时也避免了初始成本，时间延迟，和固有的风险
传统的蒙面门阵列。
在XC4000系列提供了一个常规的，灵活的，编程
可配置逻辑块的梅布尔架构（ CLB）是
由一个强大灵活的路由互连层次
资源，并包围编程的周边
序的输入/输出模块（IOB ） 。
XC4000器件具有宽厚的布线资源，以AC-
commodate最复杂的配线图案。他们
通过加载配置数据被定制成的间
最终的存储单元。该FPGA可以读出积极的
配置数据从外部串行或字节并行的
PROM （主模式） ，或配置数据可以
写入到FPGA （从属和外围模式）。
在XC4000系列支持强大以及精密
cated软件，涵盖了设计的各个方面：从
原理图输入，仿真，以自动闭塞占位
精神疾病和互连的路由，并最终创建
配置比特流。
由于赛灵思FPGA的可重新编程无限
的次数，就可以在新颖的设计中使用
其中，硬件是动态改变的，或者硬
器必须适应不同用户的应用程序。 FPGA的
是理想的缩短设计和开发周期，
但是他们也提供用于生产具有成本效益的解决方案
房价远远超出每月1000系统。
有关设备功能的详细说明， architec-
TURE ，配置方法和引脚说明，请参阅
页2-9通过2-45 。
第三代现场可编程门阵列
丰富的触发器
灵活的函数发生器
芯片超高速RAM
专用高速行波进位电路
宽边解码器（ 4元缘）
互连线层次
内部三态总线能力
全球八大低偏移时钟或信号分配
网
灵活的阵列架构
- 可编程逻辑模块和I / O模块
- 可编程互连和广泛的解码器
–
–
–
–
–
–
–
–
亚微米CMOS工艺
- 高速逻辑和互联
低功耗
面向系统的特点
–
–
–
–
–
IEEE 1149.1兼容的边界扫描逻辑支持
可编程的输出压摆率（ 2种模式）
可编程输入上拉或下拉电阻
12 mA的灌每路输出电流
24 mA的灌每路输出电流对
通过加载二进制文件配置
- 无限的可重编程
- 六编程模式
XACT开发系统运行' 386 / 486型电脑上，
NEC PC ，阿波罗，太阳-4和惠普700
系列
- 接口来流行的设计环境中，如
Viewlogic系， Mentor Graphics和OrCAD的
- 全自动分区，布局和布线
- 交互式设计编辑器优化设计
- 288宏， 34硬宏， RAM / ROM编译
表1. XC4000系列现场可编程门阵列
设备
APPR 。门数
CLB矩阵
个CLB数
触发器数量
最大解码输入（每边）
最大RAM位
IOB的数
* XC4010D没有RAM
XC4003
3,000
10 x 10
100
360
30
3,200
80
XC4005
5,000
14 x 14
196
616
42
6,272
112
XC4006
6,000
16 x 16
256
768
48
8,192
128
XC4008 XC4010 / 10D
8,000
18 x 18
324
936
54
10,368
144
10,000
20 x 20
400
1,120
60
12,800*
160
XC4013
13,000
24 x 24
576
1,536
72
18,432
192
XC4020
20,000
28 x 28
784
2,016
84
25,088
224
XC4025
25,000
32 x 32
1,024
2,560
96
32,768
256
2-47
XC4000逻辑单元阵列系列
绝对最大额定值
符号
V
CC
V
IN
V
TS
T
英镑
T
SOL
T
J
注意：
描述
电源电压相对于GND
输入电压相对于GND
电压施加到三态输出
存储温度（环境）
最大焊接温度（ 10秒@ 1/16 。 = 1.5 mm）的
结温
-0.5到+7.0
-0.5到V
CC
+0.5
-0.5到V
CC
+0.5
-65到+ 150
+ 260
+ 150
单位
V
V
V
°C
°C
°C
超出上述绝对最大额定值强调可能会造成永久性损坏设备。
这些压力额定值只，设备的这些功能操作或以后的任何其他条件
那些在推荐工作条件列出的是不是暗示。暴露在绝对最大额定值
对于长时间条件下可能影响器件的可靠性。
工作条件
符号
V
CC
描述
电源电压相对于GND商业0 ° C至85° C的结
电源电压相对于GND工业-40 ° C至100 ° C的结
电源电压相对于GND
V
IH
V
IL
T
IN
军事-55 ° C至125°C的情况下，
民
4.75
4.5
4.5
2.0
0
最大
5.25
5.5
5.5
V
CC
0.8
250
单位
V
V
V
V
V
ns
高电平输入电压（ XC4000具有TTL般的输入阈值）
低电平输入电压（ XC4000具有TTL般的输入阈值）
输入信号转换时间
在结温高于列为工作条件，所有的延迟参数每0.35 ％增加
°C.
直流特性在工作条件
符号
V
OH
V
OL
I
CCO
I
IL
C
IN
I
凛
I
RLL
描述
高电平输出电压@ I
OH
= -4.0毫安，V
CC
民
低电平输出电压@ I
OL
= 12.0毫安，V
CC
敏（注1 ）
LCA的静态电源电流（注2 ）
漏电流
输入电容（样品测试）
键盘的上拉（选择时） @ V
IN
= 0V （样品测试）
横长线上拉（选择时） @逻辑低
0.02
0.2
–10
民
2.4
0.4
10
+10
15
0.25
2.5
最大
单位
V
V
mA
A
pF
mA
mA
注：1。用50 ％的输出同时下沉12毫安。
2.无输出电流负载，没有主动输入或延绳钓上拉电阻，在V所有的封装引脚
CC
或GND ，并且
配置了MakeBits领带选项LCA 。
2-48
广解码器开关特性指南
开关参数测试通过MIL - M-六百○五分之三万八千五百一十规定的测试方法是仿照。所有设备都100 ％
功能测试。因为许多内部定时参数不能被直接测量，它们是从基准定时衍生
图案。下面的准则反映在推荐工作条件最恶劣情况下的值。如需更详细的，更
精确，更向上的最新的定时信息，使用由XACT定时计算器提供并在模拟器中使用的值。
速度等级
描述
全长，无论是上拉，
从IOB I-输入引脚
符号
T
WAF
设备
XC4003
XC4005
XC4006
XC4008
XC4010
XC4013
XC4025
XC4003
XC4005
XC4006
XC4008
XC4010
XC4013
XC4025
XC4003
XC4005
XC4006
XC4008
XC4010
XC4013
XC4025
XC4003
XC4005
XC4006
XC4008
XC4010
XC4013
XC4025
-6
最大
9.0
10.0
11.0
12.0
13.0
15.0
21.0
12.0
13.0
14.0
15.0
16.0
18.0
24.0
9.0
10.0
11.0
12.0
13.0
15.0
21.0
12.0
13.0
14.0
15.0
16.0
18.0
24.0
-5
最大
8.0
9.0
10.0
11.0
12.0
14.0
19.0
11.0
12.0
13.0
14.0
15.0
17.0
23.0
8.0
9.0
10.0
11.0
12.0
14.0
19.0
11.0
12.0
13.0
14.0
15.0
17.0
23.0
-4
最大
5.0
6.0
7.0
8.0
9.0
11.0
17.0
7.0
8.0
9.0
10.0
11.0
13.0
20.0
6.0
7.0
8.0
9.0
10.0
12.0
18.0
8.0
9.0
10.0
11.0
12.0
14.0
21.0
单位
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
全长，无论是上拉
从内部逻辑输入
T
WAFL
半长，一拉式
从IOB I-输入引脚
T
WAO
半长，一拉式
从内部逻辑输入
T
WAOL
注意：这些延迟被从解码器输入到解码器输出指定。引脚至引脚延时，增加输入延迟（T
PID
)
和输出延迟（T
OPF
或T
OPS
） ， 2-52页上列出。
初步
2-49
XC4000逻辑单元阵列系列
全球缓冲开关特性指南
开关参数测试通过MIL - M-六百○五分之三万八千五百一十规定的测试方法是仿照。所有设备都100 ％
功能测试。因为许多内部定时参数不能被直接测量，它们是从基准定时衍生
图案。下面的准则反映在推荐工作条件最恶劣情况下的值。如需更详细的，更
精确，更向上的最新的定时信息，使用由XACT定时计算器提供并在模拟器中使用的值。
速度等级
描述
全球信号分配
从通过垫
主
缓冲液中，以任何时钟
符号
T
PG
设备
XC4003
XC4005
XC4006
XC4008
XC4010
XC4013
XC4025
XC4003
XC4005
XC4006
XC4008
XC4010
XC4013
XC4025
-6
最大
7.8
8.0
8.2
8.6
9.0
10.0
17.0
8.8
9.0
9.2
9.6
10.0
11.0
18.0
-5
最大
5.8
6.0
6.2
6.6
7.0
8.0
15.0
6.8
7.0
7.2
7.6
8.0
9.0
16.0
-4
最大
5.1
5.5
5.7
6.1
6.5
7.5
14.5
6.3
6.7
6.9
7.3
7.7
8.7
15.7
单位
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
从通过垫
次
缓冲液中，以任何时钟
T
SG
卧式延绳钓开关特性指南
开关参数测试通过MIL - M-六百○五分之三万八千五百一十规定的测试方法是仿照。所有设备都100 ％
功能测试。因为许多内部定时参数不能被直接测量，它们是从基准定时衍生
图案。下面的准则反映在推荐工作条件最恶劣情况下的值。如需更详细的，更
精确，更向上的最新的定时信息，使用由XACT定时计算器提供并在模拟器中使用的值。
速度等级
描述
TBUF
驾驶水平延绳钓（ L.L. ）
我去高或低来L.L.去高或低，
而T为低，即缓冲区是不断活跃
符号
T
IO1
设备
XC4003
XC4005
XC4006
XC4008
XC4010
XC4013
XC4025
XC4003
XC4005
XC4006
XC4008
XC4010
XC4013
XC4025
XC4003
XC4005
XC4006
XC4008
XC4010
XC4013
XC4025
所有器件
XC4003
XC4005
XC4006
XC4008
XC4010
XC4013
XC4025
XC4003
XC4005
XC4006
XC4008
XC4010
XC4013
XC4025
-6
最大
8.8
10.0
10.6
11.1
11.7
13.0
20.0
9.3
10.5
11.1
11.6
12.2
13.5
23.5
10.7
12.0
12.6
13.2
13.8
15.1
23.0
3.0
24.0
26.0
28.0
30.0
32.0
36.0
52.0
11.6
12.0
13.0
14.0
15.0
17.0
24.0
-5
最大
6.2
7.0
7.5
8.0
8.5
9.5
16.5
6.7
7.5
8.0
8.5
9.0
10.0
20.0
9.0
10.0
10.5
11.0
11.5
12.6
20.5
2.0
20.0
22.0
24.0
26.0
28.0
32.0
48.0
9.0
10.0
11.0
12.0
13.0
15.0
22.0
-4
最大
4.4
5.5
6.0
6.5
7.0
7.5
14.5
5.0
6.0
6.5
7.0
7.5
8.0
18.0
7.2
8.0
8.5
9.0
9.5
11.1
19.0
1.8
14.0
16.0
18.0
20.0
22.0
26.0
42.0
7.0
8.0
9.0
10.0
11.0
13.0
20.0
单位
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
我打算从低到L.L.从电阻上拉起来去
高活性低， （ TBUF配置为漏极开路）
T
IO2
牛逼要低LL从电阻上拉或持续
飘高至低电平有效， （ TBUF配置
漏极开路或与I =低电平有效缓冲）
T
ON
牛逼会高到TBUF去激活，不开车LL
牛逼会高到L.L.从低要高，
拉起由单个电阻器
T
关闭
T
PUS
牛逼会高到L.L.从低要高，
向上拉两个电阻
T
PUF
初步
2-50
保证输入和输出参数（引脚到引脚）
下面列出的所有的值被直接检验，并保证在操作条件。相同的参数也可以被衍生
间接地从IOB和全局缓冲区规格。在XACT延迟计算器使用这种间接的方法。当有一个
这两种方法之间的差异，下面列出的值应该被使用，并且导出的值必须被忽略。
速度等级
描述
使用关全局时钟输出（快）
符号
T
ICKOF
设备
XC4003
XC4005
XC4006
XC4008
XC4010
XC4013
XC4025
XC4003
XC4005
XC4006
XC4008
XC4010
XC4013
XC4025
XC4003
XC4005
XC4006
XC4008
XC4010
XC4013
XC4025
XC4003
XC4005
XC4006
XC4008
XC4010
XC4013
XC4025
XC4003
XC4005
XC4006
XC4008
XC4010
XC4013
XC4025
XC4003
XC4005
XC4006
XC4008
XC4010
XC4013
XC4025
15.1
15.5
15.7
16.1
16.5
17.5
25.5
19.9
20.5
20.7
21.1
21.5
22.5
29.5
2.4
2.0
1.8
1.4
1.0
0.5
0
5.1
5.5
5.7
6.1
6.5
7.5
18.0
21.5
21.0
20.8
20.4
20.0
19.0
18.0
0
0
0
0
0
0
0
12.5
13.0
13.2
13.6
14.0
15.0
22.0
15.2
16.0
16.2
16.6
17.0
18.0
25.0
2.0
1.5
1.3
0.9
0.5
0
0
4.0
4.5
4.7
5.1
5.5
6.5
16.0
18.5
18.0
17.8
17.4
17.0
16.0
15.0
0
0
0
0
0
0
0
11.6
12.0
12.2
12.6
13.0
14.0
21.0
14.4
15.0
15.2
15.6
16.0
17.0
24.0
1.6
1.2
1.0
0.6
0.2
0
0
4.0
4.5
4.7
5.1
5.5
6.5
15.5
12.0
12.0
12.0
12.0
12.0
12.0
12.0
0
0
0
0
0
0
0
-6
-5
-4
单位
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
T
PG
全局时钟到输出延迟
关闭
.
.
.
.
.
X3202
（最大）
使用关全局时钟到输出（转换限制）
T
PG
全局时钟到输出延迟
关闭
T
ICKO
.
.
.
.
.
X3202
（最大）
输入建立时间，使用IFF （无延迟）
输入
建立
＆放大器;
HOLD
时间
D
T
PG
IFF
T
PSUF
（分钟）
X3201
输入保持时间，使用IFF （无延迟）
输入
建立
＆放大器;
HOLD
时间
D
T
PG
IFF
T
PHF
（分钟）
X3201
输入建立时间，使用IFF （有延迟）
输入
建立
＆放大器;
HOLD
时间
D
T
PG
IFF
T
PSU
（分钟）
X3201
输入保持时间，使用IFF （有延迟）
输入
建立
＆放大器;
HOLD
时间
D
T
PG
IFF
T
PH
（分钟）
X3201
定时测量引脚阈值，与50 pF的外部容性负载（包括测试夹具） 。当测试快速输出，只有一个
输出开关。当测试摆率受限的输出中，在装置的一侧输出的一半的数量的开关。这些
参数值被测试，保证对电源电压和温度的最坏情况的条件下，也具有最
不利的时钟极性选择。
T
PDLI
为-4速度等级
垫以I1，I2
通过透明
锁存器，带延时
XC4003
XC4005
XC4006
XC4008
XC4010
XC4013
XC4025
17.6纳秒
17.9纳秒
18.0纳秒
18.3纳秒
18.6纳秒
19.3纳秒
23.5纳秒
T
PICKD
为-4速度等级
输入建立时间
垫到时钟（IK）
与延迟
XC4003
XC4005
XC4006
XC4008
XC4010
XC4013
XC4025
15.6纳秒
15.9纳秒
16.0纳秒
16.3纳秒
16.6纳秒
17.3纳秒
22.5纳秒
X6082
初步
见2-52页
2-51
XC4000
逻辑单元阵列系列
产品规格
特点
描述
在XC4000系列现场可编程门阵列
（ FPGA）器件提供了自定义CMOS VLSI的好处，
同时也避免了初始成本，时间延迟，和固有的风险
传统的蒙面门阵列。
在XC4000系列提供了一个常规的，灵活的，编程
可配置逻辑块的梅布尔架构（ CLB）是
由一个强大灵活的路由互连层次
资源，并包围编程的周边
序的输入/输出模块（IOB ） 。
XC4000器件具有宽厚的布线资源，以AC-
commodate最复杂的配线图案。他们
通过加载配置数据被定制成的间
最终的存储单元。该FPGA可以读出积极的
配置数据从外部串行或字节并行的
PROM （主模式） ，或配置数据可以
写入到FPGA （从属和外围模式）。
在XC4000系列支持强大以及精密
cated软件，涵盖了设计的各个方面：从
原理图输入，仿真，以自动闭塞占位
精神疾病和互连的路由，并最终创建
配置比特流。
由于赛灵思FPGA的可重新编程无限
的次数，就可以在新颖的设计中使用
其中，硬件是动态改变的，或者硬
器必须适应不同用户的应用程序。 FPGA的
是理想的缩短设计和开发周期，
但是他们也提供用于生产具有成本效益的解决方案
房价远远超出每月1000系统。
有关设备功能的详细说明， architec-
TURE ，配置方法和引脚说明，请参阅
页2-9通过2-45 。
第三代现场可编程门阵列
丰富的触发器
灵活的函数发生器
芯片超高速RAM
专用高速行波进位电路
宽边解码器（ 4元缘）
互连线层次
内部三态总线能力
全球八大低偏移时钟或信号分配
网
灵活的阵列架构
- 可编程逻辑模块和I / O模块
- 可编程互连和广泛的解码器
–
–
–
–
–
–
–
–
亚微米CMOS工艺
- 高速逻辑和互联
低功耗
面向系统的特点
–
–
–
–
–
IEEE 1149.1兼容的边界扫描逻辑支持
可编程的输出压摆率（ 2种模式）
可编程输入上拉或下拉电阻
12 mA的灌每路输出电流
24 mA的灌每路输出电流对
通过加载二进制文件配置
- 无限的可重编程
- 六编程模式
XACT开发系统运行' 386 / 486型电脑上，
NEC PC ，阿波罗，太阳-4和惠普700
系列
- 接口来流行的设计环境中，如
Viewlogic系， Mentor Graphics和OrCAD的
- 全自动分区，布局和布线
- 交互式设计编辑器优化设计
- 288宏， 34硬宏， RAM / ROM编译
表1. XC4000系列现场可编程门阵列
设备
APPR 。门数
CLB矩阵
个CLB数
触发器数量
最大解码输入（每边）
最大RAM位
IOB的数
* XC4010D没有RAM
XC4003
3,000
10 x 10
100
360
30
3,200
80
XC4005
5,000
14 x 14
196
616
42
6,272
112
XC4006
6,000
16 x 16
256
768
48
8,192
128
XC4008 XC4010 / 10D
8,000
18 x 18
324
936
54
10,368
144
10,000
20 x 20
400
1,120
60
12,800*
160
XC4013
13,000
24 x 24
576
1,536
72
18,432
192
XC4020
20,000
28 x 28
784
2,016
84
25,088
224
XC4025
25,000
32 x 32
1,024
2,560
96
32,768
256
2-47
XC4000逻辑单元阵列系列
绝对最大额定值
符号
V
CC
V
IN
V
TS
T
英镑
T
SOL
T
J
注意：
描述
电源电压相对于GND
输入电压相对于GND
电压施加到三态输出
存储温度（环境）
最大焊接温度（ 10秒@ 1/16 。 = 1.5 mm）的
结温
-0.5到+7.0
-0.5到V
CC
+0.5
-0.5到V
CC
+0.5
-65到+ 150
+ 260
+ 150
单位
V
V
V
°C
°C
°C
超出上述绝对最大额定值强调可能会造成永久性损坏设备。
这些压力额定值只，设备的这些功能操作或以后的任何其他条件
那些在推荐工作条件列出的是不是暗示。暴露在绝对最大额定值
对于长时间条件下可能影响器件的可靠性。
工作条件
符号
V
CC
描述
电源电压相对于GND商业0 ° C至85° C的结
电源电压相对于GND工业-40 ° C至100 ° C的结
电源电压相对于GND
V
IH
V
IL
T
IN
军事-55 ° C至125°C的情况下，
民
4.75
4.5
4.5
2.0
0
最大
5.25
5.5
5.5
V
CC
0.8
250
单位
V
V
V
V
V
ns
高电平输入电压（ XC4000具有TTL般的输入阈值）
低电平输入电压（ XC4000具有TTL般的输入阈值）
输入信号转换时间
在结温高于列为工作条件，所有的延迟参数每0.35 ％增加
°C.
直流特性在工作条件
符号
V
OH
V
OL
I
CCO
I
IL
C
IN
I
凛
I
RLL
描述
高电平输出电压@ I
OH
= -4.0毫安，V
CC
民
低电平输出电压@ I
OL
= 12.0毫安，V
CC
敏（注1 ）
LCA的静态电源电流（注2 ）
漏电流
输入电容（样品测试）
键盘的上拉（选择时） @ V
IN
= 0V （样品测试）
横长线上拉（选择时） @逻辑低
0.02
0.2
–10
民
2.4
0.4
10
+10
15
0.25
2.5
最大
单位
V
V
mA
A
pF
mA
mA
注：1。用50 ％的输出同时下沉12毫安。
2.无输出电流负载，没有主动输入或延绳钓上拉电阻，在V所有的封装引脚
CC
或GND ，并且
配置了MakeBits领带选项LCA 。
2-48
广解码器开关特性指南
开关参数测试通过MIL - M-六百○五分之三万八千五百一十规定的测试方法是仿照。所有设备都100 ％
功能测试。因为许多内部定时参数不能被直接测量，它们是从基准定时衍生
图案。下面的准则反映在推荐工作条件最恶劣情况下的值。如需更详细的，更
精确，更向上的最新的定时信息，使用由XACT定时计算器提供并在模拟器中使用的值。
速度等级
描述
全长，无论是上拉，
从IOB I-输入引脚
符号
T
WAF
设备
XC4003
XC4005
XC4006
XC4008
XC4010
XC4013
XC4025
XC4003
XC4005
XC4006
XC4008
XC4010
XC4013
XC4025
XC4003
XC4005
XC4006
XC4008
XC4010
XC4013
XC4025
XC4003
XC4005
XC4006
XC4008
XC4010
XC4013
XC4025
-6
最大
9.0
10.0
11.0
12.0
13.0
15.0
21.0
12.0
13.0
14.0
15.0
16.0
18.0
24.0
9.0
10.0
11.0
12.0
13.0
15.0
21.0
12.0
13.0
14.0
15.0
16.0
18.0
24.0
-5
最大
8.0
9.0
10.0
11.0
12.0
14.0
19.0
11.0
12.0
13.0
14.0
15.0
17.0
23.0
8.0
9.0
10.0
11.0
12.0
14.0
19.0
11.0
12.0
13.0
14.0
15.0
17.0
23.0
-4
最大
5.0
6.0
7.0
8.0
9.0
11.0
17.0
7.0
8.0
9.0
10.0
11.0
13.0
20.0
6.0
7.0
8.0
9.0
10.0
12.0
18.0
8.0
9.0
10.0
11.0
12.0
14.0
21.0
单位
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
全长，无论是上拉
从内部逻辑输入
T
WAFL
半长，一拉式
从IOB I-输入引脚
T
WAO
半长，一拉式
从内部逻辑输入
T
WAOL
注意：这些延迟被从解码器输入到解码器输出指定。引脚至引脚延时，增加输入延迟（T
PID
)
和输出延迟（T
OPF
或T
OPS
） ， 2-52页上列出。
初步
2-49
XC4000逻辑单元阵列系列
全球缓冲开关特性指南
开关参数测试通过MIL - M-六百○五分之三万八千五百一十规定的测试方法是仿照。所有设备都100 ％
功能测试。因为许多内部定时参数不能被直接测量，它们是从基准定时衍生
图案。下面的准则反映在推荐工作条件最恶劣情况下的值。如需更详细的，更
精确，更向上的最新的定时信息，使用由XACT定时计算器提供并在模拟器中使用的值。
速度等级
描述
全球信号分配
从通过垫
主
缓冲液中，以任何时钟
符号
T
PG
设备
XC4003
XC4005
XC4006
XC4008
XC4010
XC4013
XC4025
XC4003
XC4005
XC4006
XC4008
XC4010
XC4013
XC4025
-6
最大
7.8
8.0
8.2
8.6
9.0
10.0
17.0
8.8
9.0
9.2
9.6
10.0
11.0
18.0
-5
最大
5.8
6.0
6.2
6.6
7.0
8.0
15.0
6.8
7.0
7.2
7.6
8.0
9.0
16.0
-4
最大
5.1
5.5
5.7
6.1
6.5
7.5
14.5
6.3
6.7
6.9
7.3
7.7
8.7
15.7
单位
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
从通过垫
次
缓冲液中，以任何时钟
T
SG
卧式延绳钓开关特性指南
开关参数测试通过MIL - M-六百○五分之三万八千五百一十规定的测试方法是仿照。所有设备都100 ％
功能测试。因为许多内部定时参数不能被直接测量，它们是从基准定时衍生
图案。下面的准则反映在推荐工作条件最恶劣情况下的值。如需更详细的，更
精确，更向上的最新的定时信息，使用由XACT定时计算器提供并在模拟器中使用的值。
速度等级
描述
TBUF
驾驶水平延绳钓（ L.L. ）
我去高或低来L.L.去高或低，
而T为低，即缓冲区是不断活跃
符号
T
IO1
设备
XC4003
XC4005
XC4006
XC4008
XC4010
XC4013
XC4025
XC4003
XC4005
XC4006
XC4008
XC4010
XC4013
XC4025
XC4003
XC4005
XC4006
XC4008
XC4010
XC4013
XC4025
所有器件
XC4003
XC4005
XC4006
XC4008
XC4010
XC4013
XC4025
XC4003
XC4005
XC4006
XC4008
XC4010
XC4013
XC4025
-6
最大
8.8
10.0
10.6
11.1
11.7
13.0
20.0
9.3
10.5
11.1
11.6
12.2
13.5
23.5
10.7
12.0
12.6
13.2
13.8
15.1
23.0
3.0
24.0
26.0
28.0
30.0
32.0
36.0
52.0
11.6
12.0
13.0
14.0
15.0
17.0
24.0
-5
最大
6.2
7.0
7.5
8.0
8.5
9.5
16.5
6.7
7.5
8.0
8.5
9.0
10.0
20.0
9.0
10.0
10.5
11.0
11.5
12.6
20.5
2.0
20.0
22.0
24.0
26.0
28.0
32.0
48.0
9.0
10.0
11.0
12.0
13.0
15.0
22.0
-4
最大
4.4
5.5
6.0
6.5
7.0
7.5
14.5
5.0
6.0
6.5
7.0
7.5
8.0
18.0
7.2
8.0
8.5
9.0
9.5
11.1
19.0
1.8
14.0
16.0
18.0
20.0
22.0
26.0
42.0
7.0
8.0
9.0
10.0
11.0
13.0
20.0
单位
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
我打算从低到L.L.从电阻上拉起来去
高活性低， （ TBUF配置为漏极开路）
T
IO2
牛逼要低LL从电阻上拉或持续
飘高至低电平有效， （ TBUF配置
漏极开路或与I =低电平有效缓冲）
T
ON
牛逼会高到TBUF去激活，不开车LL
牛逼会高到L.L.从低要高，
拉起由单个电阻器
T
关闭
T
PUS
牛逼会高到L.L.从低要高，
向上拉两个电阻
T
PUF
初步
2-50
保证输入和输出参数（引脚到引脚）
下面列出的所有的值被直接检验，并保证在操作条件。相同的参数也可以被衍生
间接地从IOB和全局缓冲区规格。在XACT延迟计算器使用这种间接的方法。当有一个
这两种方法之间的差异，下面列出的值应该被使用，并且导出的值必须被忽略。
速度等级
描述
使用关全局时钟输出（快）
符号
T
ICKOF
设备
XC4003
XC4005
XC4006
XC4008
XC4010
XC4013
XC4025
XC4003
XC4005
XC4006
XC4008
XC4010
XC4013
XC4025
XC4003
XC4005
XC4006
XC4008
XC4010
XC4013
XC4025
XC4003
XC4005
XC4006
XC4008
XC4010
XC4013
XC4025
XC4003
XC4005
XC4006
XC4008
XC4010
XC4013
XC4025
XC4003
XC4005
XC4006
XC4008
XC4010
XC4013
XC4025
15.1
15.5
15.7
16.1
16.5
17.5
25.5
19.9
20.5
20.7
21.1
21.5
22.5
29.5
2.4
2.0
1.8
1.4
1.0
0.5
0
5.1
5.5
5.7
6.1
6.5
7.5
18.0
21.5
21.0
20.8
20.4
20.0
19.0
18.0
0
0
0
0
0
0
0
12.5
13.0
13.2
13.6
14.0
15.0
22.0
15.2
16.0
16.2
16.6
17.0
18.0
25.0
2.0
1.5
1.3
0.9
0.5
0
0
4.0
4.5
4.7
5.1
5.5
6.5
16.0
18.5
18.0
17.8
17.4
17.0
16.0
15.0
0
0
0
0
0
0
0
11.6
12.0
12.2
12.6
13.0
14.0
21.0
14.4
15.0
15.2
15.6
16.0
17.0
24.0
1.6
1.2
1.0
0.6
0.2
0
0
4.0
4.5
4.7
5.1
5.5
6.5
15.5
12.0
12.0
12.0
12.0
12.0
12.0
12.0
0
0
0
0
0
0
0
-6
-5
-4
单位
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
T
PG
全局时钟到输出延迟
关闭
.
.
.
.
.
X3202
（最大）
使用关全局时钟到输出（转换限制）
T
PG
全局时钟到输出延迟
关闭
T
ICKO
.
.
.
.
.
X3202
（最大）
输入建立时间，使用IFF （无延迟）
输入
建立
＆放大器;
HOLD
时间
D
T
PG
IFF
T
PSUF
（分钟）
X3201
输入保持时间，使用IFF （无延迟）
输入
建立
＆放大器;
HOLD
时间
D
T
PG
IFF
T
PHF
（分钟）
X3201
输入建立时间，使用IFF （有延迟）
输入
建立
＆放大器;
HOLD
时间
D
T
PG
IFF
T
PSU
（分钟）
X3201
输入保持时间，使用IFF （有延迟）
输入
建立
＆放大器;
HOLD
时间
D
T
PG
IFF
T
PH
（分钟）
X3201
定时测量引脚阈值，与50 pF的外部容性负载（包括测试夹具） 。当测试快速输出，只有一个
输出开关。当测试摆率受限的输出中，在装置的一侧输出的一半的数量的开关。这些
参数值被测试，保证对电源电压和温度的最坏情况的条件下，也具有最
不利的时钟极性选择。
T
PDLI
为-4速度等级
垫以I1，I2
通过透明
锁存器，带延时
XC4003
XC4005
XC4006
XC4008
XC4010
XC4013
XC4025
17.6纳秒
17.9纳秒
18.0纳秒
18.3纳秒
18.6纳秒
19.3纳秒
23.5纳秒
T
PICKD
为-4速度等级
输入建立时间
垫到时钟（IK）
与延迟
XC4003
XC4005
XC4006
XC4008
XC4010
XC4013
XC4025
15.6纳秒
15.9纳秒
16.0纳秒
16.3纳秒
16.6纳秒
17.3纳秒
22.5纳秒
X6082
初步
见2-52页
2-51
QQ：2881677436 复制
