0
R
的Virtex -II 1.5V
现场可编程门阵列
0
0
DS031-1 （ V1.7 ） 2001年10月2日
先期产品技术说明
的Virtex摘要
-II特点
业界首个平台FPGA解决方案
IP -沉浸架构
- 密度从40K至800万系统门
- 420 MHz的内部时钟速度（高级数据）
- 840+ Mb / s的I / O（高级数据）
SelectRAM 存储器层次结构
- 真双端口RAM 18 - Kbit的块3兆
SelectRAM资源
- 高达1.5 MB的分布式SelectRAM资源
- 高性能的接口的外部存储器
·
DDR- SDRAM接口
·
FCRAM接口
·
QDR -SRAM接口
·
适马RAM接口
算术函数
- 专用18位x 18位乘法器模块
- 快速先行进位逻辑链
灵活的逻辑资源
- 高达93,184内部寄存器/锁存器时钟
启用
- 高达93184查找表（LUT）或级联
16位的移位寄存器
- 宽多路复用器和宽输入功能的支持
- 横向级联链和萨姆 - -产品
支持
- 内部三态布辛
高性能时钟管理电路
- 高达12 DCM （数字时钟管理器）模块
·
精确的时钟去歪斜
·
灵活的频率综合
·
高分辨率的相移
- 16个全局时钟多路复用缓冲器
主动互连技术
- 第四代分段路由结构
- 可预测的，快速的路由延迟，独立
扇出
SelectI / O -超技术
- 多达1,108个用户I / O的
- 19单端标准和六差
标准
- 可编程的灌电流（2 mA至24 mA）的每个I / O
数控阻抗（ DCI） I / O ：片
终端电阻的单端I / O标准
- PCI -X @ 133 MHz的PCI @ 66 MHz和33 MHz的
合规性，和CardBus兼容
- 差分信号
·
840 Mb / s的低电压差分信号I / O
（LVDS）与电流模式驱动
·
总线LVDS I / O
·
闪电数据传输（ LDT ）， I / O和电流
驱动程序的缓冲区
·
低电压正射极耦合逻辑
（ LVPECL ）， I / O
·
内置DDR输入和输出寄存器
- 自主知识产权的高性能SelectLink
技术
·
高带宽数据路径
·
双倍数据速率（ DDR ）链接
·
基于网络的高密度脂蛋白的产生方法
支持赛灵思基金会和Alliance
系列开发系统
- 综合的VHDL和Verilog设计流程
- 10M的系统门设计编译
- 互联网团队设计（ ITD ）工具
基于SRAM的系统内配置
- 快速SelectMAP 配置
- 三重数据加密标准（ DES ）的安全性
选项（比特流加密）
- IEEE1532支持
- 部分重配置
- 无限的可重复编程
- 回读功能
0.15微米的8层金属工艺与0.12微米
高速晶体管
1.5 V (V
CCINT
）核心供电，专用3.3 V
V
CCAUX
辅助和V
CCO
I / O电源
IEEE 1149.1兼容的边界扫描逻辑支持
倒装芯片和引线键合球栅阵列（ BGA ）
三种标准细牙包（ 0.80毫米，
1.00毫米和1.27毫米）
100 ％出厂测试
-
2001 Xilinx公司保留所有权利。所有Xilinx商标，注册商标，专利和网站上列出的
http://www.xilinx.com/legal.htm 。
所有其他商标和注册商标均为其各自所有者的财产。所有规格如有变更，恕不另行通知。
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的Virtex -II 1.5V的现场可编程门阵列
R
表1：
的Virtex -II现场可编程门阵列家族成员
CLB
（ 1 CLB = 4片=最大值128位）
系统
门
40K
80K
250K
500K
1M
1.5M
2M
3M
4M
6M
8M
ARRAY
排x上校
8x8
16 x 8
24 x 16
32 x 24
40 x 32
48 x 40
56 x 48
64 x 56
80 x 72
96 x 88
112 x 104
最大
分布
RAM千位
8
16
48
96
160
240
336
448
720
1,056
1,456
倍增器
块
4
8
24
32
40
48
56
96
120
144
168
SelectRAM块
18-Kbit
块
4
8
24
32
40
48
56
96
120
144
168
最大内存
（千位）
72
144
432
576
720
864
1,008
1,728
2,160
2,592
3,024
最大I / O
PADS
(1)
88
120
200
264
432
528
624
720
912
1,104
1,108
设备
XC2V40
XC2V80
XC2V250
XC2V500
XC2V1000
XC2V1500
XC2V2000
XC2V3000
XC2V4000
XC2V6000
XC2V8000
切片
256
512
1,536
3,072
5,120
7,680
10,752
14,336
23,040
33,792
46,592
DCM的
4
4
8
8
8
8
8
12
12
12
12
注意事项：
1.在查看详细信息
表2 “的用户I / O引脚数量上限” 。
概述
在Virtex- II系列平台FPGA开发高
从低密度高性能高密度设计，
基于IP内核和定制组件。家庭
提供电信完整的解决方案，无线
少，网络，视频，以及DSP的应用，包括
PCI ，LVDS和DDR接口。
前缘为0.15μm / 0.12μm的CMOS 8层金属
过程与Virtex- II架构是为高优化
速度与低功耗。结合广泛的VARI-
灵活的特性， ETY和大密度范围高达
千万系统门的Virtex -II系列增强亲
可编程逻辑设计能力，是一个功能强大的替代方案
天然掩盖编程的门阵列。如图
表1
在Virtex- II系列包括12名成员，包括
从40K到10M系统门。
表2
示出的用户I / O可用的最大数目。
在Virtex - II器件/封装组合表（表
6
at
这一节的末尾）详述的I / O的最大数量
使用引线键合或倒装芯片的每个设备和包
技术。
表2：
用户I / O引脚数最多
设备
XC2V40
XC2V80
XC2V250
XC2V500
XC2V1000
XC2V1500
XC2V2000
XC2V3000
XC2V4000
XC2V6000
XC2V8000
引线键合
88
120
200
264
328
392
456
516
432
528
624
720
912
1,104
1,108
倒装芯片
包装
产品包括球栅阵列（ BGA ）封装，
0.80毫米， 1.00毫米和1.27毫米球场。除了传统
tional引线键合互连，倒装芯片互连使用
在一些BGA产品的。利用倒装芯片在互连
NECT提供了更多的I / O可能比在引线键合的版本
的类似的包。倒装芯片结构提供
高引脚数的组合具有较高的热容量。
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的Virtex -II 1.5V的现场可编程门阵列
架构
的Virtex -II阵列概述
Virtex-II器件是与各种可配置单元的用户可编程门阵列。在Virtex - II架构
对于高密度和高性能的逻辑设计进行了优化。如图
图1中，
可编程设备是
包括输入/输出模块（IOB ）和内部可配置逻辑块（CLB ）的。
DCM
全局时钟多路复用器
DCM
IOB
可配置逻辑
可编程I / O
CLB
块状SelectRAM
倍增器
DS031_28_100900
图1：
的Virtex -II体系结构概述
可编程I / O模块提供的接口
封装引脚和内部可配置逻辑。最
流行和前沿的I / O标准支持
可编程IOB的。
内部可配置逻辑电路包括四个主要元件
组织中的规则阵列。
可配置逻辑块（CLB ）提供的功能
对于组合和同步逻辑单元，
包括基本的存储元件。 BUFTs （ 3态
缓冲区），每个CLB元件驱动相关
专用分割的水平布线资源。
块状SelectRAM内存模块提供大
真双端口RAM的18 - Kbit的存储元件。
乘法器模块是18位×18位专用
乘法器。
DCM （数字时钟管理器）模块提供
自校准，对于时钟的全数字解
配送延迟补偿，时钟乘法
和分裂，粗，细粒度时钟相位
换挡。
所有可编程元件，包括路由
资源，被存储在静态存储器中的值控制
细胞。这些值时，在存储器单元加载
配置，可重新加载修改功能
的可编程元件。
的Virtex -II产品特点
本节简要介绍的Virtex -II的特点。
输入/输出模块（IOB ）
IOB可编程和可分类如下：
使用可选的单倍数据速率输入块或
双倍数据速率（DDR ）寄存器
使用可选的单倍数据速率或DDR输出块
寄存器，和一个可选的三态缓冲器，被驱动
直接地或通过一个或DDR寄存器
双向块（输入的任意组合和
输出配置）
这些寄存器是边沿触发的D型触发器
或电平敏感锁存器。
IOB支持以下单端I / O标准：
LVTTL ， LVCMOS （ 3.3 V ， 2.5 V ， 1.8 V和1.5 V）
PCI -X 133 MHz的PCI （ 3.3 V在33兆赫和66兆赫）
GTL和GTLP
HSTL （ I类， II ， III ，和IV ）
新一代可编程布线资源被称为
主动互连技术互连所有这些
元素。一般的路由矩阵（ GRM）是阵列
路由交换机。每个可编程元件被连接到一个
切换矩阵，从而允许多个连接到一般
路由矩阵。总体可编程互连
分层的，旨在支持高速设计。
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的Virtex -II 1.5V的现场可编程门阵列
SSTL （ 3.3 V和2.5 V ， I类和II ）
AGP-2X
R
该数控阻抗（ DCI）的I / O功能，自动
matically提供片上端接的每个I / O单元。
IOB元件还支持以下差分显
信令I / O标准：
LVDS
BLVDS （总线LVDS ）
ULVDS
LDT
LVPECL
乘法器模块与各个SelectRAM MEM-相关
ORY块。乘法器块是专用的18 ×18位
乘数和基于块上的操作进行了优化
SelectRAM内容在一个端口上。可在18× 18乘法器
可以独立于块状SelectRAM资源的使用。
读/乘/累加操作和DSP滤波器struc-
Tures的是非常有效的。
两者SelectRAM存储器和乘法器资源
连接到四个开关矩阵访问一般
布线资源。
全局时钟
在DCM和全局时钟多路复用器缓冲器提供
设计高速时钟的完整解决方案
计划。
多达12个DCM块可用。以产生抗扭斜
内部或外部时钟，每个DCM可以用来消除
内特时钟分配延迟。 DCM还提供90- ，
180-和270度的相移输出的版本
时钟。细粒度相移提供了高解析度
中的时钟的1/256的增量相位调整
期。非常灵活的频率合成提供了一个时钟
输出频率等于输入时钟的所有的M / D比
频率，其中M和D是两个整数。对于确切的
时序参数见
的Virtex -II电气Characteris-
抽动。
Virtex-II器件具有16个全局时钟MUX缓冲器，用起来
每个象限8时钟网络。每个全局时钟MUX
缓冲区可以选择的两个时钟输入和开关1
无干扰，从一个时钟到另一个。每个DCM块
能够驱动多达四个的16个全局时钟MUX缓冲器。
两个相邻的焊盘被用于每一个差分对。两
4 IOB块连接到一个开关矩阵来访问
布线资源。
可配置逻辑块（CLB ）
CLB资源包括四片和两个三态缓冲器。
每片包含并等效于：
两个函数发生器（F & G）
两个存储元件
算术逻辑门
大型多路复用器
广泛的功能能力
快速进位前瞻链
横向级联链（或门）
函数发生器F & G为可配置为4路输入
查找表（LUT） ，作为16位的移位寄存器，或者为16比特
分布式SelectRAM内存。
另外，两个存储元件是边沿触发
复位此输出的D型触发器或电平敏感的锁存器。
每个CLB具有内部快速互连，并且连接到
开关矩阵，获得普通布线资源。
路由资源
该IOB ， CLB ，块状SelectRAM ，乘法器和DCM元素
ments都使用相同的互连方案，并且在同一
进入全球路由矩阵。时序模型
共享，大大提高了perfor-的可预测性
曼斯高速设计。
总共有16个全局时钟线，具有八个可用
每个象限。此外， 24的垂直和水平长
每行或列线以及大规模仲和
本地路由资源，提供快速的互连。的Virtex-II
缓冲互连相对不受网
扇出和互连布局被设计为最小化
串扰。
水平和垂直布线资源的每一行或
列包括：
24大排长龙
120六角线
40双行
16直接连接线（共四个方向）
块状SelectRAM存储器
在块状SelectRAM内存资源是真正的18 KB
双口RAM ，可编程从16K ×1位至512× 36
位，在各种深度和宽度配置。每个端口
完全同步的，独立的，提供三种
＆ QUOT ;读期间写＆ QUOT ;模式。块状SelectRAM内存
级联，以实现大型嵌入式存储块。
对于双端口和赎罪支持的内存配置
GLE -端口模式显示在
表3中。
表3：
双端口和单端口配置
16K ×1位
8K ×2个比特
4K ×4位
2K ×9位
1K ×18位
512× 36位
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先期产品技术说明
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的Virtex -II 1.5V的现场可编程门阵列
边界扫描
边界扫描指令和相关的数据寄存器
支持的标准方法接入和配置
符合IEEE标准uring Virtex-II器件
1149.1 - 1993年和1532的系统模式和测试模式
贯彻落实。在系统模式，为Virtex- II器件per-
甚至形成了在执行非测试其预定任务
边界扫描指令。在测试模式中，边界扫描
测试指令控制I / O引脚用于测试目的。
在Virtex -II的测试访问端口（ TAP ）支持BYPASS ，
预紧力，样品， IDCODE和USERCODE非测试
指令。在EXTEST ， INTEST和HIGHZ测试指令
此外，还支持系统蒸发散。
回读和集成逻辑分析仪
存储在Virtex- II配置的内存配置数据
可以被读回以进行验证。随着组态
化数据中，所有触发器/锁存器的内容，分布式
SelectRAM和块状SelectRAM内存资源
被读回。此功能对于实时有用的调试 -
更改。
综合逻辑分析仪（ ILA ）的核心和软件亲
国际志愿组织，用于访问和验证的完整解决方案
Virtex-II器件。
的Virtex - II器件/封装组合
和最大I / O
丝焊和倒装芯片封装。
表4
和
表5
显示的用户本人的最大可能数目/ O的中
引线键合和倒装芯片封装。
表6
显示用户I数/ O的所有设备/封装
年龄组合。
CS表示引线键合的芯片级球栅阵列（ BGA）的
（0.80 mm间距） 。
FG表示焊线细间距BGA （1.00 mm间距） 。
FF表示倒装细间距BGA （1.00 mm间距） 。
BG表示标准的BGA （1.27 mm间距） 。
BF表示倒装芯片BGA封装（1.27 mm间距） 。
CON组fi guration
Virtex-II器件是通过将数据加载到内部配置
配置存储器，使用以下五种模式：
从串模式
主串行模式
从动SelectMAP模式
主SelectMAP模式
边界扫描模式（ IEEE 1532 ）
数据加密标准（ DES ）解密可用
片上，以确保该位流。一个或两个三重DES密钥
集可用于有选择地加密的配置
信息。
I / O的每包数量包括所有用户I / O除外
15个控制引脚（ CCLK ， DONE ， M0 ， M1，M2 ， PROG_B ，
PWRDWN_B ， TCK ， TDI ， TDO ， TMS ， HSWAP_EN ，德信，
DXP ，及RSVD ）和VBATT 。
表4：
线键合封装信息
包
间距（mm ）
尺寸（mm ）
I / O的
CS144
0.80
12 x 12
92
FG256
1.00
17 x 17
172
FG456
1.00
23 x 23
324
FG676
1.00
27 x 27
484
BG575
1.27
31 x 31
408
BG728
1.27
35 x 35
516
表5：
倒装芯片封装信息
包
间距（mm ）
尺寸（mm ）
I / O的
FF896
1.00
31 x 31
624
FF1152
1.00
35 x 35
824
FF1517
1.00
40 x 40
1,108
BF957
1.27
40 x 40
684
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先期产品技术说明
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4个模块1
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1
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的Virtex -II FPGA平台：
完整的数据表
产品speci fi cation
DS031 （ V3.5 ） 2007年11月5日
模块1 ：
介绍和概述
7页
性能概要
概述
架构
器件/封装组合和最大I / O
订购示例
模块三：
DC和开关特性
43页
电气特性
性能特点
开关特性
引脚到引脚输出参数指引
引脚对引脚输入参数指引
DCM时序参数
源同步开关特性
模块二：
功能说明
41页
详细说明
-
-
-
-
-
-
-
输入/输出模块（IOB ）
数控阻抗（ DCI ）
可配置逻辑块（CLB ）
18 - KB块状SelectRAM 资源
18位x 18位乘法器
全局时钟多路复用器缓冲器
数字时钟管理器（ DCM ）
模块四：
引线的信息
226页
引脚德网络nitions
接脚分布表
-
-
-
-
-
-
-
-
-
-
CS144 / CSG144晶片级BGA封装
FG256 / FGG256细间距BGA封装
FG456 / FGG456细间距BGA封装
FG676 / FGG676细间距BGA封装
BG575 / BGG575标准BGA封装
BG728 / BGG728标准BGA封装
FF896倒装芯片精细间距BGA封装
FF1152分别以倒装芯片精细间距BGA封装
FF1517倒装芯片精细间距BGA封装
BF957Flip - BGA封装的芯片
路由
创建设计
CON组fi guration
重要注意事项：
页，图和表格中的数字从1开始的每个模块，每个模块都有自己的版本
在最后的历史。使用PDF "Bookmarks"窗格，导航更方便本卷。
2000-2007 Xilinx公司保留所有权利。 XILINX ， Xilinx标，品牌窗口，并包含其他指定品牌均属Xilinx公司所有其他的商标。
商标是其各自所有者的财产。
DS031 （ V3.5 ） 2007年11月5日
产品speci fi cation
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1
7
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的Virtex -II FPGA平台：
介绍和概述
产品speci fi cation
DS031-1 （ V3.5 ） 2007年11月5日
的Virtex -II摘要功能
业界首个平台FPGA解决方案
IP -沉浸架构
- 密度从40K至800万系统门
- 420 MHz的内部时钟速度（高级数据）
- 840+ Mb / s的I / O（高级数据）
SelectRAM 存储器层次结构
- 双口RAM中的18 Kbit的块状SelectRAM 3兆
资源
- 高达1.5 MB的分布式SelectRAM资源
高性能外部存储器的接口
- DRAM接口
·
SDR / DDR SDRAM
·
网络FCRAM
·
低延迟DRAM
- SRAM接口
·
SDR / DDR SRAM
·
QDR SRAM
- CAM接口
算术函数
- 专用18位x 18位乘法器模块
- 快速先行进位逻辑链
灵活的逻辑资源
- 高达93,184内部寄存器/锁存器时钟
启用
- 高达93184查找表（LUT）或级联
16位的移位寄存器
- 宽多路复用器和宽输入功能的支持
- 横向级联链和萨姆 - -产品
支持
- 内部三态布辛
高性能时钟管理电路
- 高达12 DCM （数字时钟管理器）模块
·
精确的时钟去歪斜
·
灵活的频率综合
·
高分辨率的相移
- 16个全局时钟多路复用缓冲器
主动互连技术
- 第四代分段路由结构
- 可预测的，快速的路由延迟，独立
扇出
的SelectIO 技术 - 超
- 多达1,108个用户I / O的
- 19单端和差分6标准
- 可编程的灌电流（2 mA至24 mA）的每个I / O
- 数控阻抗（ DCI） I / O ：片
终端电阻的单端I / O标准
-
-
-
-
PCI -X兼容的（ 133兆赫和66兆赫） ，在3.3V
符合PCI标准（ 66 MHz和33 MHz）的电压为3.3V
的CardBus兼容的（ 33 MHz）的电压为3.3V
差分信号
·
840 Mb / s的低电压差分信号I / O
（LVDS）与电流模式驱动
·
总线LVDS I / O
·
闪电数据传输（ LDT ）， I / O和电流
驱动程序的缓冲区
·
低电压正射极耦合逻辑
（ LVPECL ）， I / O
·
内置DDR输入和输出寄存器
- 自主知识产权的高性能SelectLink
技术
·
高带宽数据路径
·
双倍数据速率（ DDR ）链接
·
基于网络的高密度脂蛋白的产生方法
支持赛灵思基金会和联盟
系列开发系统
- 综合的VHDL和Verilog设计流程
- 10M的系统门设计编译
- 互联网团队设计（ ITD ）工具
基于SRAM的系统内配置
- 快速SelectMAP配置
- 三重数据加密标准（ DES ）的安全性
选项（比特流加密）
- 符合IEEE 1532的支持
- 部分重配置
- 无限的可重编程
- 回读功能
0.15微米的8层金属工艺与0.12微米
高速晶体管
1.5V (V
CCINT
）内核电源， 3.3V专用
V
CCAUX
辅助和V
CCO
I / O电源
IEEE 1149.1兼容的边界扫描逻辑
支持
倒装芯片和引线键合球栅阵列（ BGA ）
三种标准细牙套餐（0.80毫米，
1.00毫米和1.27毫米）
可提供无铅焊线BGA器件
包装（
www.xilinx.com/pbfree ）
100 ％出厂测试
2000-2007 Xilinx公司保留所有权利。 XILINX ， Xilinx标，品牌窗口，并包含其他指定品牌均属Xilinx公司所有其他的商标。
商标是其各自所有者的财产。
DS031-1 （ V3.5 ） 2007年11月5日
产品speci fi cation
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的Virtex -II FPGA平台：介绍和概述
表1：
的Virtex -II现场可编程门阵列家族成员
CLB
（ 1 CLB = 4片=最大值128位）
系统
门
40K
80K
250K
500K
1M
1.5M
2M
3M
4M
6M
8M
ARRAY
排x上校
8x8
16 x 8
24 x 16
32 x 24
40 x 32
48 x 40
56 x 48
64 x 56
80 x 72
96 x 88
112 x 104
最大
分布
RAM千位
8
16
48
96
160
240
336
448
720
1,056
1,456
倍增器
块
4
8
24
32
40
48
56
96
120
144
168
SelectRAM块
18千位
块
4
8
24
32
40
48
56
96
120
144
168
最大内存
（千位）
72
144
432
576
720
864
1,008
1,728
2,160
2,592
3,024
最大I / O
PADS
(1)
88
120
200
264
432
528
624
720
912
1,104
1,108
设备
XC2V40
XC2V80
XC2V250
XC2V500
XC2V1000
XC2V1500
XC2V2000
XC2V3000
XC2V4000
XC2V6000
XC2V8000
切片
256
512
1,536
3,072
5,120
7,680
10,752
14,336
23,040
33,792
46,592
DCM的
4
4
8
8
8
8
8
12
12
12
12
注意事项：
1.在查看详细信息
表2中， “用户I / O引脚的最大次数”
.
概述
在Virtex- II系列平台FPGA开发高
从低密度高性能高密度设计，
基于IP内核和定制组件。家庭
提供电信完整的解决方案，无线
少，网络，视频，以及DSP的应用，包括
PCI ，LVDS和DDR接口。
前缘为0.15μm / 0.12μm的CMOS 8层金属
过程与Virtex- II架构是为高优化
速度与低功耗。结合广泛的VARI-
灵活的特性， ETY和大密度范围高达
千万系统门的Virtex -II系列增强亲
可编程逻辑设计能力，是一个功能强大的替代方案
天然掩盖编程的门阵列。如图
表1
在Virtex- II系列包括11名成员，包括
从40K到800万系统门。
线键合封装CS ， FG和BG是可选可用
安倍晋三在无铅版本南玻， FGG和BGG 。看
的Virtex-II
订购的例子，第6页。
表2
示出的用户I / O可用的最大数目。
在Virtex - II器件/封装组合表（表
6
at
这一节的末尾）详述的I / O的最大数量
使用引线键合或倒装芯片的每个设备和包
技术。
表2：
用户I / O引脚数最多
设备
XC2V40
XC2V80
XC2V250
XC2V500
XC2V1000
XC2V1500
XC2V2000
XC2V3000
XC2V4000
XC2V6000
XC2V8000
引线键合
88
120
200
264
328
392
-
516
-
-
-
倒装芯片
-
-
-
-
432
528
624
720
912
1,104
1,108
包装
产品包括球栅阵列（ BGA ）封装，
0.80毫米，1.00毫米，并1.27毫米间距。除了TRA-
ditional引线键合互连，倒装芯片互连是
在一些对BGA产品的使用。利用倒装芯片
互连提供了更多的I / O可能比在引线键合
类似版本的软件包。倒装芯片结构
提供高引脚的组合具有较高的热计算
的能力。
DS031-1 （ V3.5 ） 2007年11月5日
产品speci fi cation
www.xilinx.com
4个模块1
2
R
的Virtex -II FPGA平台：介绍和概述
架构
的Virtex -II阵列概述
Virtex-II器件都具有用户可编程门阵列
各种配置元素。在Virtex - II架构
对于高密度和高性能的逻辑最优化
设计。如图
图1中，
可编程设备是
包括输入/输出模块（IOB ）和内部的
可配置逻辑块（ CLB）是。
可编程I / O模块提供的接口
封装引脚和内部可配置逻辑。最
流行和前沿的I / O标准支持
可编程IOB的。
DCM
全局时钟多路复用器
DCM
IOB
可配置逻辑
可编程I / O
CLB
块状SelectRAM
倍增器
DS031_28_100900
图1：
的Virtex -II体系结构概述
内部可配置逻辑电路包括四个主要元件
组织中的规则阵列。
可配置逻辑块（CLB ）提供的功能
对于组合和同步逻辑单元，
包括基本的存储元件。 BUFTs （ 3态
缓冲区），每个CLB元件驱动相关
专用分割的水平布线资源。
块状SelectRAM内存模块提供大
的双端口RAM 18千比特的存储元件。
乘法器模块是18位×18位专用
乘法器。
DCM （数字时钟管理器）模块提供
自校准，对于时钟的全数字解
配送延迟补偿，时钟乘法
和分裂，粗粒度和细粒度时钟相位
换挡。
配置，可重新加载修改功能
的可编程元件。
的Virtex -II产品特点
本节简要介绍的Virtex -II的特点。
输入/输出模块（IOB ）
IOB可编程和可分类如下：
使用可选的单倍数据速率输入块或
双倍数据速率（DDR ）寄存器
使用可选的单倍数据速率或DDR输出块
寄存器，和一个可选的三态缓冲器，被驱动
直接地或通过一个或DDR寄存器
双向块（输入和输出的任意组合
CON连接gurations ）
新一代可编程布线资源被称为
主动互连技术互连所有这些
元素。一般的路由矩阵（ GRM）是阵列
路由交换机。每个可编程元件被连接到一个
切换矩阵，从而允许多个连接到一般
路由矩阵。总体可编程互连
分层的，旨在支持高速设计。
所有可编程元件，包括路由
资源，被存储在静态存储器中的值控制
细胞。这些值时，在存储器单元加载
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产品speci fi cation
这些寄存器是边沿触发的D型触发器
或电平敏感锁存器。
IOB支持以下单端I / O标准：
LVTTL ， LVCMOS （ 3.3V ， 2.5V ，1.8V和1.5V ）
PCI -X兼容的（ 133兆赫和66兆赫） ，在3.3V
符合PCI标准（ 66 MHz和33 MHz）的电压为3.3V
的CardBus兼容的（ 33 MHz）的电压为3.3V
GTL和GTLP
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3
R
的Virtex -II FPGA平台：介绍和概述
乘法器模块与各个SelectRAM MEM-相关
ORY块。乘法器块是专用的18 ×18位
乘数和基于块上的操作进行了优化
SelectRAM内容在一个端口上。可在18× 18乘法器
可以独立于块状SelectRAM资源的使用。
读/乘/累加操作和DSP滤波器struc-
Tures的是非常有效的。
两者SelectRAM存储器和乘法器资源
连接到四个开关矩阵访问一般
布线资源。
HSTL （ I类， II ， III ，和IV ）
SSTL （ 3.3V和2.5V ， I类和II ）
AGP-2X
该数控阻抗（ DCI）的I / O功能，自动
matically提供片上端接的每个I / O单元。
IOB元件还支持以下差分显
信令I / O标准：
LVDS
BLVDS （总线LVDS ）
ULVDS
LDT
LVPECL
全局时钟
在DCM和全局时钟多路复用器缓冲器提供
设计高速时钟的完整解决方案
计划。
多达12个DCM块可用。以产生抗扭斜
内部或外部时钟，每个DCM可以用来消除
内特时钟分配延迟。 DCM还提供90- ，
180-和270度的相移输出的版本
时钟。细粒度相移提供了高解析度
中的时钟的1/256的增量相位调整
期。非常灵活的频率合成提供了一个时钟
输出频率等于输入时钟的所有的M / D比
频率，其中M和D是两个整数。对于确切的
时序参数见
的Virtex -II电气特性。
Virtex-II器件具有16个全局时钟MUX缓冲器，用起来
每个象限8时钟网络。每个全局时钟MUX
缓冲区可以选择的两个时钟输入和开关1
无干扰，从一个时钟到另一个。每个DCM块
能够驱动多达四个的16个全局时钟MUX缓冲器。
两个相邻的焊盘被用于每一个差分对。两
4 IOB块连接到一个开关矩阵来访问
布线资源。
可配置逻辑块（CLB ）
CLB资源包括四片和两个三态缓冲器。
每片包含并等效于：
两个函数发生器（F & G）
两个存储元件
算术逻辑门
大型多路复用器
广泛的功能能力
快速进位前瞻链
横向级联链（或门）
函数发生器F & G为可配置为4路输入
查找表（LUT） ，作为16位的移位寄存器，或者为16比特
分布式SelectRAM内存。
另外，两个存储元件是边沿触发
复位此输出的D型触发器或电平敏感的锁存器。
每个CLB具有内部快速互连，并且连接到
开关矩阵，获得普通布线资源。
路由资源
该IOB ， CLB ，块状SelectRAM ，乘法器和DCM元素
ments都使用相同的互连方案，并且在同一
进入全球路由矩阵。时序模型
共享，大大提高了perfor-的可预测性
曼斯高速设计。
总共有16个全局时钟线，具有八个可用
每个象限。此外， 24的垂直和水平长
每行或列线以及大规模仲和
本地路由资源，提供快速的互连。的Virtex-II
缓冲互连相对不受网
扇出和互连布局被设计为最小化
串扰。
水平和垂直布线资源的每一行或
列包括：
24大排长龙
120六角线
40双行
16直接连接线（共四个方向）
块状SelectRAM存储器
在块状SelectRAM内存资源的18 KB
双口RAM ，可编程从16K ×1位至512× 36
位，在各种深度和宽度配置。每个端口
完全同步的，独立的，提供三种
＆ QUOT ;读期间写＆ QUOT ;模式。块状SelectRAM内存
级联，以实现大型嵌入式存储块。
对于双端口和赎罪支持的内存配置
GLE -端口模式显示在
表3中。
表3：
双端口和单端口配置
16K ×1位
8K ×2个比特
4K ×4位
2K ×9位
1K ×18位
512× 36位
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0
R
的Virtex -II 1.5V
现场可编程门阵列
0
0
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先期产品技术说明
的Virtex摘要
-II特点
业界首个平台FPGA解决方案
IP -沉浸架构
- 密度从40K至800万系统门
- 420 MHz的内部时钟速度（高级数据）
- 840+ Mb / s的I / O（高级数据）
SelectRAM 存储器层次结构
- 真双端口RAM 18 - Kbit的块3兆
SelectRAM资源
- 高达1.5 MB的分布式SelectRAM资源
- 高性能的接口的外部存储器
·
DDR- SDRAM接口
·
FCRAM接口
·
QDR -SRAM接口
·
适马RAM接口
算术函数
- 专用18位x 18位乘法器模块
- 快速先行进位逻辑链
灵活的逻辑资源
- 高达93,184内部寄存器/锁存器时钟
启用
- 高达93184查找表（LUT）或级联
16位的移位寄存器
- 宽多路复用器和宽输入功能的支持
- 横向级联链和萨姆 - -产品
支持
- 内部三态布辛
高性能时钟管理电路
- 高达12 DCM （数字时钟管理器）模块
·
精确的时钟去歪斜
·
灵活的频率综合
·
高分辨率的相移
- 16个全局时钟多路复用缓冲器
主动互连技术
- 第四代分段路由结构
- 可预测的，快速的路由延迟，独立
扇出
SelectI / O -超技术
- 多达1,108个用户I / O的
- 19单端标准和六差
标准
- 可编程的灌电流（2 mA至24 mA）的每个I / O
数控阻抗（ DCI） I / O ：片
终端电阻的单端I / O标准
- PCI -X @ 133 MHz的PCI @ 66 MHz和33 MHz的
合规性，和CardBus兼容
- 差分信号
·
840 Mb / s的低电压差分信号I / O
（LVDS）与电流模式驱动
·
总线LVDS I / O
·
闪电数据传输（ LDT ）， I / O和电流
驱动程序的缓冲区
·
低电压正射极耦合逻辑
（ LVPECL ）， I / O
·
内置DDR输入和输出寄存器
- 自主知识产权的高性能SelectLink
技术
·
高带宽数据路径
·
双倍数据速率（ DDR ）链接
·
基于网络的高密度脂蛋白的产生方法
支持赛灵思基金会和Alliance
系列开发系统
- 综合的VHDL和Verilog设计流程
- 10M的系统门设计编译
- 互联网团队设计（ ITD ）工具
基于SRAM的系统内配置
- 快速SelectMAP 配置
- 三重数据加密标准（ DES ）的安全性
选项（比特流加密）
- IEEE1532支持
- 部分重配置
- 无限的可重复编程
- 回读功能
0.15微米的8层金属工艺与0.12微米
高速晶体管
1.5 V (V
CCINT
）核心供电，专用3.3 V
V
CCAUX
辅助和V
CCO
I / O电源
IEEE 1149.1兼容的边界扫描逻辑支持
倒装芯片和引线键合球栅阵列（ BGA ）
三种标准细牙包（ 0.80毫米，
1.00毫米和1.27毫米）
100 ％出厂测试
-
2001 Xilinx公司保留所有权利。所有Xilinx商标，注册商标，专利和网站上列出的
http://www.xilinx.com/legal.htm 。
所有其他商标和注册商标均为其各自所有者的财产。所有规格如有变更，恕不另行通知。
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的Virtex -II 1.5V的现场可编程门阵列
R
表1：
的Virtex -II现场可编程门阵列家族成员
CLB
（ 1 CLB = 4片=最大值128位）
系统
门
40K
80K
250K
500K
1M
1.5M
2M
3M
4M
6M
8M
ARRAY
排x上校
8x8
16 x 8
24 x 16
32 x 24
40 x 32
48 x 40
56 x 48
64 x 56
80 x 72
96 x 88
112 x 104
最大
分布
RAM千位
8
16
48
96
160
240
336
448
720
1,056
1,456
倍增器
块
4
8
24
32
40
48
56
96
120
144
168
SelectRAM块
18-Kbit
块
4
8
24
32
40
48
56
96
120
144
168
最大内存
（千位）
72
144
432
576
720
864
1,008
1,728
2,160
2,592
3,024
最大I / O
PADS
(1)
88
120
200
264
432
528
624
720
912
1,104
1,108
设备
XC2V40
XC2V80
XC2V250
XC2V500
XC2V1000
XC2V1500
XC2V2000
XC2V3000
XC2V4000
XC2V6000
XC2V8000
切片
256
512
1,536
3,072
5,120
7,680
10,752
14,336
23,040
33,792
46,592
DCM的
4
4
8
8
8
8
8
12
12
12
12
注意事项：
1.在查看详细信息
表2 “的用户I / O引脚数量上限” 。
概述
在Virtex- II系列平台FPGA开发高
从低密度高性能高密度设计，
基于IP内核和定制组件。家庭
提供电信完整的解决方案，无线
少，网络，视频，以及DSP的应用，包括
PCI ，LVDS和DDR接口。
前缘为0.15μm / 0.12μm的CMOS 8层金属
过程与Virtex- II架构是为高优化
速度与低功耗。结合广泛的VARI-
灵活的特性， ETY和大密度范围高达
千万系统门的Virtex -II系列增强亲
可编程逻辑设计能力，是一个功能强大的替代方案
天然掩盖编程的门阵列。如图
表1
在Virtex- II系列包括12名成员，包括
从40K到10M系统门。
表2
示出的用户I / O可用的最大数目。
在Virtex - II器件/封装组合表（表
6
at
这一节的末尾）详述的I / O的最大数量
使用引线键合或倒装芯片的每个设备和包
技术。
表2：
用户I / O引脚数最多
设备
XC2V40
XC2V80
XC2V250
XC2V500
XC2V1000
XC2V1500
XC2V2000
XC2V3000
XC2V4000
XC2V6000
XC2V8000
引线键合
88
120
200
264
328
392
456
516
432
528
624
720
912
1,104
1,108
倒装芯片
包装
产品包括球栅阵列（ BGA ）封装，
0.80毫米， 1.00毫米和1.27毫米球场。除了传统
tional引线键合互连，倒装芯片互连使用
在一些BGA产品的。利用倒装芯片在互连
NECT提供了更多的I / O可能比在引线键合的版本
的类似的包。倒装芯片结构提供
高引脚数的组合具有较高的热容量。
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的Virtex -II 1.5V的现场可编程门阵列
架构
的Virtex -II阵列概述
Virtex-II器件是与各种可配置单元的用户可编程门阵列。在Virtex - II架构
对于高密度和高性能的逻辑设计进行了优化。如图
图1中，
可编程设备是
包括输入/输出模块（IOB ）和内部可配置逻辑块（CLB ）的。
DCM
全局时钟多路复用器
DCM
IOB
可配置逻辑
可编程I / O
CLB
块状SelectRAM
倍增器
DS031_28_100900
图1：
的Virtex -II体系结构概述
可编程I / O模块提供的接口
封装引脚和内部可配置逻辑。最
流行和前沿的I / O标准支持
可编程IOB的。
内部可配置逻辑电路包括四个主要元件
组织中的规则阵列。
可配置逻辑块（CLB ）提供的功能
对于组合和同步逻辑单元，
包括基本的存储元件。 BUFTs （ 3态
缓冲区），每个CLB元件驱动相关
专用分割的水平布线资源。
块状SelectRAM内存模块提供大
真双端口RAM的18 - Kbit的存储元件。
乘法器模块是18位×18位专用
乘法器。
DCM （数字时钟管理器）模块提供
自校准，对于时钟的全数字解
配送延迟补偿，时钟乘法
和分裂，粗，细粒度时钟相位
换挡。
所有可编程元件，包括路由
资源，被存储在静态存储器中的值控制
细胞。这些值时，在存储器单元加载
配置，可重新加载修改功能
的可编程元件。
的Virtex -II产品特点
本节简要介绍的Virtex -II的特点。
输入/输出模块（IOB ）
IOB可编程和可分类如下：
使用可选的单倍数据速率输入块或
双倍数据速率（DDR ）寄存器
使用可选的单倍数据速率或DDR输出块
寄存器，和一个可选的三态缓冲器，被驱动
直接地或通过一个或DDR寄存器
双向块（输入的任意组合和
输出配置）
这些寄存器是边沿触发的D型触发器
或电平敏感锁存器。
IOB支持以下单端I / O标准：
LVTTL ， LVCMOS （ 3.3 V ， 2.5 V ， 1.8 V和1.5 V）
PCI -X 133 MHz的PCI （ 3.3 V在33兆赫和66兆赫）
GTL和GTLP
HSTL （ I类， II ， III ，和IV ）
新一代可编程布线资源被称为
主动互连技术互连所有这些
元素。一般的路由矩阵（ GRM）是阵列
路由交换机。每个可编程元件被连接到一个
切换矩阵，从而允许多个连接到一般
路由矩阵。总体可编程互连
分层的，旨在支持高速设计。
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3
的Virtex -II 1.5V的现场可编程门阵列
SSTL （ 3.3 V和2.5 V ， I类和II ）
AGP-2X
R
该数控阻抗（ DCI）的I / O功能，自动
matically提供片上端接的每个I / O单元。
IOB元件还支持以下差分显
信令I / O标准：
LVDS
BLVDS （总线LVDS ）
ULVDS
LDT
LVPECL
乘法器模块与各个SelectRAM MEM-相关
ORY块。乘法器块是专用的18 ×18位
乘数和基于块上的操作进行了优化
SelectRAM内容在一个端口上。可在18× 18乘法器
可以独立于块状SelectRAM资源的使用。
读/乘/累加操作和DSP滤波器struc-
Tures的是非常有效的。
两者SelectRAM存储器和乘法器资源
连接到四个开关矩阵访问一般
布线资源。
全局时钟
在DCM和全局时钟多路复用器缓冲器提供
设计高速时钟的完整解决方案
计划。
多达12个DCM块可用。以产生抗扭斜
内部或外部时钟，每个DCM可以用来消除
内特时钟分配延迟。 DCM还提供90- ，
180-和270度的相移输出的版本
时钟。细粒度相移提供了高解析度
中的时钟的1/256的增量相位调整
期。非常灵活的频率合成提供了一个时钟
输出频率等于输入时钟的所有的M / D比
频率，其中M和D是两个整数。对于确切的
时序参数见
的Virtex -II电气Characteris-
抽动。
Virtex-II器件具有16个全局时钟MUX缓冲器，用起来
每个象限8时钟网络。每个全局时钟MUX
缓冲区可以选择的两个时钟输入和开关1
无干扰，从一个时钟到另一个。每个DCM块
能够驱动多达四个的16个全局时钟MUX缓冲器。
两个相邻的焊盘被用于每一个差分对。两
4 IOB块连接到一个开关矩阵来访问
布线资源。
可配置逻辑块（CLB ）
CLB资源包括四片和两个三态缓冲器。
每片包含并等效于：
两个函数发生器（F & G）
两个存储元件
算术逻辑门
大型多路复用器
广泛的功能能力
快速进位前瞻链
横向级联链（或门）
函数发生器F & G为可配置为4路输入
查找表（LUT） ，作为16位的移位寄存器，或者为16比特
分布式SelectRAM内存。
另外，两个存储元件是边沿触发
复位此输出的D型触发器或电平敏感的锁存器。
每个CLB具有内部快速互连，并且连接到
开关矩阵，获得普通布线资源。
路由资源
该IOB ， CLB ，块状SelectRAM ，乘法器和DCM元素
ments都使用相同的互连方案，并且在同一
进入全球路由矩阵。时序模型
共享，大大提高了perfor-的可预测性
曼斯高速设计。
总共有16个全局时钟线，具有八个可用
每个象限。此外， 24的垂直和水平长
每行或列线以及大规模仲和
本地路由资源，提供快速的互连。的Virtex-II
缓冲互连相对不受网
扇出和互连布局被设计为最小化
串扰。
水平和垂直布线资源的每一行或
列包括：
24大排长龙
120六角线
40双行
16直接连接线（共四个方向）
块状SelectRAM存储器
在块状SelectRAM内存资源是真正的18 KB
双口RAM ，可编程从16K ×1位至512× 36
位，在各种深度和宽度配置。每个端口
完全同步的，独立的，提供三种
＆ QUOT ;读期间写＆ QUOT ;模式。块状SelectRAM内存
级联，以实现大型嵌入式存储块。
对于双端口和赎罪支持的内存配置
GLE -端口模式显示在
表3中。
表3：
双端口和单端口配置
16K ×1位
8K ×2个比特
4K ×4位
2K ×9位
1K ×18位
512× 36位
4个模块1
4
www.xilinx.com
1-800-255-7778
DS031-1 （ V1.7 ） 2001年10月2日
先期产品技术说明
R
的Virtex -II 1.5V的现场可编程门阵列
边界扫描
边界扫描指令和相关的数据寄存器
支持的标准方法接入和配置
符合IEEE标准uring Virtex-II器件
1149.1 - 1993年和1532的系统模式和测试模式
贯彻落实。在系统模式，为Virtex- II器件per-
甚至形成了在执行非测试其预定任务
边界扫描指令。在测试模式中，边界扫描
测试指令控制I / O引脚用于测试目的。
在Virtex -II的测试访问端口（ TAP ）支持BYPASS ，
预紧力，样品， IDCODE和USERCODE非测试
指令。在EXTEST ， INTEST和HIGHZ测试指令
此外，还支持系统蒸发散。
回读和集成逻辑分析仪
存储在Virtex- II配置的内存配置数据
可以被读回以进行验证。随着组态
化数据中，所有触发器/锁存器的内容，分布式
SelectRAM和块状SelectRAM内存资源
被读回。此功能对于实时有用的调试 -
更改。
综合逻辑分析仪（ ILA ）的核心和软件亲
国际志愿组织，用于访问和验证的完整解决方案
Virtex-II器件。
的Virtex - II器件/封装组合
和最大I / O
丝焊和倒装芯片封装。
表4
和
表5
显示的用户本人的最大可能数目/ O的中
引线键合和倒装芯片封装。
表6
显示用户I数/ O的所有设备/封装
年龄组合。
CS表示引线键合的芯片级球栅阵列（ BGA）的
（0.80 mm间距） 。
FG表示焊线细间距BGA （1.00 mm间距） 。
FF表示倒装细间距BGA （1.00 mm间距） 。
BG表示标准的BGA （1.27 mm间距） 。
BF表示倒装芯片BGA封装（1.27 mm间距） 。
CON组fi guration
Virtex-II器件是通过将数据加载到内部配置
配置存储器，使用以下五种模式：
从串模式
主串行模式
从动SelectMAP模式
主SelectMAP模式
边界扫描模式（ IEEE 1532 ）
数据加密标准（ DES ）解密可用
片上，以确保该位流。一个或两个三重DES密钥
集可用于有选择地加密的配置
信息。
I / O的每包数量包括所有用户I / O除外
15个控制引脚（ CCLK ， DONE ， M0 ， M1，M2 ， PROG_B ，
PWRDWN_B ， TCK ， TDI ， TDO ， TMS ， HSWAP_EN ，德信，
DXP ，及RSVD ）和VBATT 。
表4：
线键合封装信息
包
间距（mm ）
尺寸（mm ）
I / O的
CS144
0.80
12 x 12
92
FG256
1.00
17 x 17
172
FG456
1.00
23 x 23
324
FG676
1.00
27 x 27
484
BG575
1.27
31 x 31
408
BG728
1.27
35 x 35
516
表5：
倒装芯片封装信息
包
间距（mm ）
尺寸（mm ）
I / O的
FF896
1.00
31 x 31
624
FF1152
1.00
35 x 35
824
FF1517
1.00
40 x 40
1,108
BF957
1.27
40 x 40
684
DS031-1 （ V1.7 ） 2001年10月2日
先期产品技术说明
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4个模块1
5
