怀特电子设计
WEDPZ512K72S-XBX
初步*
512K X 72同步管道突发ZBL SRAM
特点
快速的时钟速度： 150 ， 133和100MHz的
快速访问时间： 3.8ns ， 4.2ns ， 5.0ns和
快速OE ＃访问时间： 3.8ns ， 4.2ns ， 5.0ns和
高性能3-1-1-1接入速率
2.5V ± 5 ％电源
常见的数据输入和数据输出
字节写使能和全局写控制
六个芯片使深度扩展和地址
管道
内部自定时写周期
突发控制引脚（交错或线性爆裂
序）
针对便携式应用自动断电
商用，工业和军用温度
范围
包装：
152 PBGA封装17× 23毫米
描述
该WEDC SyncBurst - SRAM采用高速，
正在使用的制造低功率CMOS设计
先进的CMOS工艺。 WEDC的32Mb的SyncBurst
SRAM的集成两个512K ×36 SSRAMs成一个单一的
BGA封装提供512K X 72 CON组fi guration 。所有
同步输入通过一个控制寄存器
正边沿触发的单时钟输入（CLK） 。该ZBL
或零总线延时内存利用所有带宽
在操作周期的任意组合。地址，数据
输入和输出以外的所有控制信号使能和
线性脉冲串顺序被同步至输入时钟。爆
为了控制必须捆绑“高还是低。 ”异步
输入包括所述睡眠模式启动（ ZZ） 。输出使能
控制在任意给定时刻的输出。写周期
内部自定时发起的上升沿
时钟输入。这个特性消除了复杂的片写
脉冲产生和提供增强的时序灵活性
即将到来的信号。
*本产品正在开发中，是不是对外贸易资质网络编辑或特点，并须
更改，恕不另行通知。
好处
节省30 ％的空间相比，相当于TQFP
解
减少了部件数量
24 ％的I / O减少
层压板插最佳匹配TCE
低廓
减少电路板布线层数
适用于喜可靠性的应用
用户CON连接可配置为1M ×36或2M ×18
升级到1M X 72 （联系工厂
可用性）
怀特电子设计公司保留更改产品或特定网络阳离子，恕不另行通知。
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1
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启示录6
怀特电子设计
功能框图
WEDPZ512K72S-XBX
初步*
512K ×36 SSRAM
A0-18
BW
a
#
BW
b
#
BW
c
#
BW
d
#
WE
0
#
OE
0
#
CLK
0
#
CKE
0
#
CS
10
#
CS
20
#
CS
20
ADV
0
LB
0
#
ZZ
SA
BW
a
#
BW
b
#
BW
c
#
BW
d
#
WE
0
#
OE
0
#
CLK
CKE ＃
CS
1
#
CS
2
#
CS
2
ADV
LB
0
#
ZZ
DQPa
DQA
0-7
DQPb
DQB
0-7
DQPc
DQC
0-7
DQPd
DQD
0-7
DQPa
DQA
0-7
DQPb
DQB
0-7
DQPc
DQC
0-7
DQPd
DQD
0-7
512K ×36 SSRAM
SA
BW
e
#
BW
f
#
BW
g
#
BW
h
#
WE
1
#
OE
1
#
CLK
1
#
CKE
1
#
CS
113
#
CS
21
#
CS
21
#
ADV
1
BW
a
#
BW
b
#
BW
c
#
BW
d
#
WE
0
#
OE
0
#
CLK
CKE
CS
1
#
CS
2
#
CS
2
ADV
LB
0
#
ZZ
DQPa
DQA
0-7
DQPb
DQB
0-7
DQPc
DQC
0-7
DQPH
DQD
0-7
DQPE
DQE
0-7
DQPF
DQF
0-7
DQPG
DQG
0-7
DQPH
DQH
0-7
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引脚配置
（ TOP VIEW ）
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
U
1
-
CKE
0
#
CLK
0
BWA ＃
BWC ＃
CS
10
#
A
7
A
18
A
9
A
8
A
17
ADV
1
CKE
1
#
CLK
1
BWE ＃
BWG ＃
CS
11
#
2
ADV0
WE
0
#
CS
20
#
BWB ＃
BWD ＃
CS
20
DQC
0
DQC
1
A
6
DQF
4
DQF
5
OE
1
#
WE
1
#
CS
21
#
世界羽联＃
BWH ＃
CS
21
3
OE
0
#
DQB
7
DQC
2
DQC
3
DQC
4
DQC
5
DQC
7
DQC
6
DQF
2
DQF
3
DQF
6
DQF
7
DQPF
DQF
1
DQF
0
DQG
0
DQG
3
4
DQB
2
DQB
5
DQPc
V
SS
V
CCQ
V
CCQ
V
SS
V
CC
V
SS
V
CC
V
CC
V
SS
V
CCQ
V
SS
DQG
1
DQG
2
DQPG
5
DQB
4
DQB
3
DQPb
V
SS
V
CCQ
V
CCQ
V
CC
V
CC
V
SS
V
CC
V
CC
V
CCQ
V
CCQ
V
SS
DQG
4
DQG
5
DQG
6
6
DQB
6
DQB
0
DQB
1
V
SS
V
CCQ
V
SS
V
CC
V
CC
V
SS
V
CC
V
SS
V
SSQ
V
CCQ
V
SS
DQH
1
DQH
0
DQG
7
WEDPZ512K72S-XBX
初步*
7
DNU
DQA
7
DQD
7
DQD
6
DQD
5
DQD
4
DQD
3
DQD
2
DQD
1
DQD
0
DQE
6
DQE
7
DQE
5
DQE
4
DQH
2
DQH
4
DQH
3
8
DQA
6
DQA
3
DQA
4
DQA
5
DQPd
DNU *
A
1
A
2
A
4
A
14
A
12
A
10
DQE
3
DQE
2
DQE
1
DQH
7
DQH
5
9
DQA
2
DQA
1
DQA
0
DQPa
ZZ
A
0
A
3
A
5
A
16
A
15
A
13
A
11
LBO ＃
DQE
0
DQPE
DQPH
DQH
6
注意事项：
DNU方式不要使用，并保留供将来使用。
*引脚F8预留A19升级到1M X 72 。
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功能说明
该WEDPZ512K72S - XBX是ZBL SSRAM设计的
通过消除周转维持100 ％的总线带宽
周期时有一个从阅读过渡到写或副
反之亦然。所有输入（除OE＃ ， LBO ＃和ZZ ）
同步时钟的上升沿。
所有的读，写和取消的周期由发起
ADV输入。随后一阵地址可以在内部
由脉冲串提前销（ADV ）中产生。 ADV应
被驱动到低，一旦设备已经取消选择在
为了装入一个新的地址，接下来的操作。
时钟使能（ CKE ＃ ）引脚使芯片的操作
只要有必要暂停。当CKE ＃高，
所有的同步输入被忽略和内部设备
寄存器将保持其先前的值。 NBL SSRAM
外部锁存地址和启动周期时， CKE
和ADV被驱动为低电平，在时钟的上升沿。
输出使能（ OE＃ ），可以用来禁止输出
在任何给定的时间。开始读操作时，在
在时钟的上升沿时，地址提供给
地址输入被锁存在地址寄存器，
CKE ＃驱动为低电平时，写使能输入信号WE＃
驱动高， ADV驱动为低电平。内部数组是
在网络连接第一个上升沿和第二幕之间的阅读
时钟与数据的边沿锁存在输出
注册。在第二个时钟边沿被赶出来的数据
的SRAM中。在读操作OE ＃必须驱动
较低的设备驱动所请求的数据。
WEDPZ512K72S-XBX
初步*
当WE＃是在驱动为低电平时写操作
上升时钟沿。 BW ＃并[h ：一]可用于字节
写操作。管道内衬ZBL SSRAM采用迟发
迟写周期以利用带宽的100％。在第一个连接
上升时钟边沿， WE＃和地址被注册，
和与该地址相关联的数据是必需的2
周期后。
由ADV高的产生后续地址
突发访问如下图所示。的起点
突发seguence由外部提供的地址。该
在突发地址计数器复位为初始状态
完成。突发序列是由国家决定的
的LBO ＃引脚。当该引脚为低电平时，线性突发序列
被选中。而当该引脚为高电平时，交错爆
顺序被选择。
在正常操作期间，ZZ必须被驱动为低电平。当ZZ
被驱动为高电平时， SRAM将进入功耗的睡眠模式
后两个周期。此时，内部SRAM的状态
被保留。当ZZ返回到低， SRAM工作
后醒来时两个周期。
突发序列表
（交错突发， LBO ＃ =高）
LBO ＃引脚
高
案例1
A1
0
0
1
A0
0
1
0
案例2
A1
0
0
1
A0
1
0
1
案例3
A1
1
1
0
A0
0
1
0
案例4
A1
1
1
0
A0
1
0
1
第四地址
（ LINEAR连拍， LBO ＃ = LOW ）
LBO ＃引脚
高
案例1
A1
0
0
1
1
A0
0
1
0
1
案例2
A1
0
1
1
0
A0
1
0
1
0
案例3
A1
1
1
0
0
A0
0
1
0
1
案例4
A1
1
0
0
1
A0
1
0
1
0
科幻RST地址
科幻RST地址
1
1
1
0
0
1
0
0
第四地址
注： LBO引脚必须连接到高或低，和漂浮状态不能被允许的。
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真值表
同步真值表
CE＃ X
H
X
L
X
L
X
L
X
L
X
X
ADV
L
H
L
H
L
H
L
H
L
H
X
WE＃
X
X
H
X
H
X
L
X
L
X
X
BW ＃ X
X
X
X
X
X
X
L
L
H
H
X
OE ＃
X
X
L
L
H
H
X
X
X
X
X
CKE ＃
L
L
L
L
L
L
L
L
L
L
H
CLK
↑
↑
↑
↑
↑
↑
↑
↑
↑
↑
↑
地址进行访问
不适用
不适用
外部地址
下一个地址
外部地址
下一个地址
外部地址
下一个地址
不适用
下一个地址
当前地址
WEDPZ512K72S-XBX
初步*
手术
DESELECT
继续取消
开始突发读周期
继续突发读周期
NOP /假读
假读
开始突发写周期
继续突发写周期
NOP /写入中止
写入中止
忽略时钟
注意事项：
1)
X表示“不关心”。
2)
时钟的上升沿由符号（ ↑） 。
3)
如果取消选择周期执行网络首先一个继续取消循环才能进入。
4)
写＃ = L是指写真值表写操作。
写＃ = H指写真值表读操作。
5)
操作音响应受依赖于异步输入引脚（ ZZ和OE ＃ ）状态。
6)
CE＃ x指的CS＃ 1和CS ＃2的组合。
写真值表
WE＃
H
L
L
L
L
L
L
BW ＃A
X
L
H
H
H
L
H
BW ＃ B
X
H
L
H
H
L
H
BW ＃
X
H
H
L
H
L
H
BW ·D
X
H
H
H
L
L
H
手术
读
写字节A
写字节B
写字节
写字节
写的所有字节
写入中止/ NOP
注意事项：
1)
X表示“不关心”。
2)
在这个表中的所有输入都必须满足建立时间和保持时间周围的CLK （ ↑）的上升沿。
3)
更换BW ＃带BW ＃ E， BW ＃ B，与BW ＃楼， BW ＃ c相BW ＃ G和BW ＃ 与BW ＃ h表示
IC2的操作。
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