怀特电子设计
16Mx64同步DRAM
特点
高频= 100 ， 125 ， 133MHz的
包装：
219塑料球栅阵列（ PBGA ） ， 21× 21毫米
单3.3V ± 0.3V电源
完全同步;所有注册的积极信号
系统时钟周期的边缘
内部流水线操作;列地址可以是
改变了每个时钟周期
内部银行隐藏行存取/预充电
可编程突发长度为1,2,4,8或整页
8,192刷新周期
商用，工业和军用温度
范围
组织为16M ×64
用户CON连接可配置为2× 16M ×32和4× 16M
x 16
重量： WEDPN16M64V - XB2X - 2.0克典型
WEDPN16M64V-XB2X
概述
在128MByte （1GB ） SDRAM是高速CMOS ，
动态随机存取，内存使用4个芯片包含
268435456位。每个芯片内部CON连接gured作为
四银行的DRAM ，具有同步接口。每
该芯片的67,108,864位银行的组织结构8,192行
由512列16位。
读取和写入访问到SDRAM是迸发
ORI耳鼻喉科版;存取开始在一个选定的位置和
持续的地点在一个亲编程号码
一个programmedsequence 。访问开始时的
寄存器是一个积极的COM命令的茶灰，然后将其
其次是读或写命令。地址
注册与激活命令位是
用于选择和行要访问（ BA0 ， BA1
选择银行; A0-12选择行） 。地址位
在读或写命令注册重合
用于选择的起始列位置
突发存取。
在SDRAM提供了可编程的读或写
的1，2， 4或8的位置，或在整页的突发长度，以
一阵终止选项。自动预充电功能
可被使能，以提供一个自定时行预充电该
开始在脉冲串序列的末端。
1GB的SDRAM采用内部流水线结构
以实现高速操作。此架构是
与预取的架构中的2n规则兼容的，但
这也让列地址在每次改变
时钟周期，实现了高速的，完全的随机访问。
预充电一个存储在访问其他的一个
三家银行将隐藏预充电周期，并提供
无缝的，高速的，随机存取操作。
好处
58 ％的空间节省
减少了部件数量
减少布线长度，以更低的寄生
电容
适用于喜可靠性的应用
层压板插最佳匹配TCE
可升级至32M ×64密度
(W332M64V-XBX)
*本产品如有变更，恕不另行通知。
分立方案
实际尺寸
21
WEDPN16M64V-XB2X
21
S
A
V
I
N
G
S
58%
区域
2005年1月
第1版
4× 265毫米
2
= 1060mm
2
1
441mm
2
怀特电子设计公司 （ 602 ） 437-1520 www.wedc.com
怀特电子设计
图1 - 引脚配置
WEDPN16M64V-XB2X
顶视图
CAS
0
#
CS
0
#
WE
0
#
RAS
0
#
RAS
1
#
CAS
1
#
WE
1
#
CS
1
#
CS
3
#
CAS
3
RAS ＃
3
#
WE
3
#
RAS
2
#
WE
2
#
CS
2
#
CAS
2
#
注意：
DNU =不使用;为未来升级悬空。
NC =没有内部连接。
2005年1月
第1版
2
怀特电子设计公司 （ 602 ） 437-1520 www.wedc.com
怀特电子设计
WEDPN16M64V-XB2X
图2 - 功能框图
WE
0
#
RAS
0
#
CAS
0
#
WE＃ RAS ＃ CAS ＃
A
0-12
DQ
0
BA
0-1
CLK
0
CKE
0
CS
0
#
DQML
0
DQMH
0
CLK
CKE
CS ＃
DQML
DQMH
A
0-12
BA
0-1
DQ
0
U0
DQ
15
DQ
15
WE
1
#
RAS
1
#
CAS
1
#
WE＃ RAS ＃ CAS ＃
A
0-12
BA
0-1
CLK
1
CKE
1
CS
1
#
DQML
1
DQMH
1
CLK
CKE
CS ＃
DQML
DQMH
DQ
0
DQ
16
U1
DQ
15
DQ
31
WE
2
#
RAS
2
#
CAS
2
#
WE＃ RAS ＃ CAS ＃
A
0-12
DQ
0
BA
0-1
CLK
2
CKE
2
CS
2
#
DQML
2
DQMH
2
CLK
CKE
CS ＃
DQML
DQMH
DQ
32
U2
DQ
15
DQ
47
WE
3
#
RAS
3
#
CAS
3
#
WE＃ RAS ＃ CAS ＃
A
0-12
DQ
0
BA
0-1
CLK
3
CKE
3
CS
3
#
DQML
3
DQMH
3
CLK
CKE
CS ＃
DQML
DQMH
DQ
48
U3
DQ
15
DQ
63
2005年1月
第1版
3
怀特电子设计公司 （ 602 ） 437-1520 www.wedc.com
怀特电子设计
1GB的SDRAM设计了3.3V ，低功耗运行
内存系统。自动刷新模式设置，沿
以节电，省电模式。
所有输入和输出都是LVTTL兼容。 SDRAM的报价
在DRAM经营业绩取得重大进展，
包括能够同步地在一个较高的脉冲串数据
数据速率与自动列地址的产生，
以内部银行之间交错的能力
隐藏预充电时间和能力，以随机
在更换过程中的地址栏在每个时钟周期
突发存取。
WEDPN16M64V-XB2X
必须执行。之后自动刷新周期
齐全， SDRAM准备模式寄存器
编程。由于该模式的寄存器将启动
在一个未知的状态下，它应该被施加之前加载
任何作战指挥。
注册德网络nition
模式寄存器
该模式寄存器用来对网络NE的特定连接的C模式
的SDRAM的操作。这种去连接nition包括
选择素 - 灰一个突发长度，突发类型， CAS延迟时间，
的操作模式和写突发模式，如图
图3.模式寄存器通过LOAD编程
模式寄存器命令，并会保留存储
信息，直到它再次被编程或设备
断电。
模式寄存器的位M0 -M2指定突发长度， M3
特定网络连接的ES脉冲串的类型（顺序或交织） ，
M4 - M6指定CAS延迟， M7和M8指定
操作模式， M9特定网络上课的写突发模式，
与M10和M11留作将来使用。地址
A12 （ M12 ）是理解过程把网络定义，但在应该被拉低
装载模式寄存器。
当所有银行都可以通过模式寄存器必须加载
空闲，并且控制器必须等待的特定网络连接编辑时间之前
发起的后续操作。违反任一这些
要求将导致unspeci网络编辑操作。
功能说明
读取和写入访问到SDRAM是突发式;
存取开始在一个选定的位置，并继续进行
在编程位置的设定的号码
序列。访问开始时的注册
ACTIVE命令，然后接着是读或
写命令。地址位重合注册
与ACTIVE命令用于选择银行
和被访问的行（ BA0和BA1选择银行，
A0-12选择行） 。注册地址位（ A0-8 ）
一致的READ或WRITE命令用于
选择突发存取的起始列位置。
之前的正常运行中，SDRAM必须被初始化。
在FOL低ING部分提供了详细的资料
包括设备初始化，注册德网络定义，命令
描述和设备操作。
初始化
SDRAM的必须启动和INI TiAl基化的一个
prede网络斯内德的方式。比其他的操作流程
这些特定网络版可能会导致理解过程把网络斯内德操作。一旦
通电后，时钟稳定（稳定的时钟
是德网络定义为在时间限制的信号自行车
对于时钟管脚）指定， SDRAM的需要
之前发放比其他任何命令100μs的延迟
COMMAND INHIBIT或NOP 。开始在某点
在此100μS周期和持续至少通过
这一时期结束时，命令抑制或NOP命令
应适用。
一旦100μs的延迟已经SATIS网络版，至少
一个命令抑制或NOP命令已
施加一个预充电命令应该被应用。所有
银行必须进行预充电，从而将器件置于
在所有银行闲置状态。
一旦处于闲置状态，两个自动刷新周期
2005年1月
第1版
4
突发长度
读取和写入访问到SDRAM中被爆为导向，
与脉冲串长度是可编程的，如图
在图3的脉冲串长度决定的最大
柱的位置的数目可以为一个被访问
给读或写命令。的脉冲串长度的1 ，2，4
或8位置可用于这两个顺序和
交错突发类型，以及一个全页突发可用
对于连续型。整版脉冲串被使用于
与BURST TERMINATE一道命令
产生任意的突发长度。
保留国家不应该使用，因为未知的操作
或不符合将来的版本可能会导致。
当发出一个读或写命令，块
列等于脉冲串长度被有效地选择。
所有的突发起飞的地方访问这个块中，
这意味着将爆裂，如果一个块内包装
边界为止。该块由唯一地选
怀特电子设计公司 （ 602 ） 437-1520 www.wedc.com
怀特电子设计
图3 - 模式寄存器定义
BURST
长
A
12
A
11
A
10
A
9
A
8
A
7
A
6
A
5
A
4
A
3
A
2
A
1
A
0
地址总线
WEDPN16M64V-XB2X
表1 - 爆定义
起始列
地址
A0
0
1
A0
0
1
0
1
A0
0
1
0
1
0
1
0
1
访问顺序的内爆
类型=顺序
0-1
1-0
0-1-2-3
1-2-3-0
2-3-0-1
3-0-1-2
0-1-2-3-4-5-6-7
1-2-3-4-5-6-7-0
2-3-4-5-6-7-0-1
3-4-5-6-7-0-1-2
4-5-6-7-0-1-2-3
5-6-7-0-1-2-3-4
6-7-0-1-2-3-4-5
7-0-1-2-3-4-5-6
CN ，CN + 1 ，道道通+ 2
道道通+ 3 ，道道通+ 4 ...
... CN - 1 ，
道道通...
类型=交错
0-1
1-0
0-1-2-3
1-0-3-2
2-3-0-1
3-2-1-0
0-1-2-3-4-5-6-7
1-0-3-2-5-4-7-6
2-3-0-1-6-7-4-5
3-2-1-0-7-6-5-4
4-5-6-7-0-1-2-3
5-4-7-6-1-0-3-2
6-7-4-5-2-3-0-1
7-6-5-4-3-2-1-0
不支持
2
12 11 10 9 8
保留*
7
6 5
4 3
BT
2 1
0
模式寄存器（ MX）
世运模式
CAS延迟
突发长度
*如果编程
M12, M11, M10 = 0, 0, 0
为确保兼容性
未来的设备。
4
突发长度
M2 M1 M0
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
M3 = 0
1
2
4
8
版权所有
版权所有
版权所有
整页
M3 = 1
1
2
4
8
版权所有
版权所有
版权所有
版权所有
8
M3
0
1
突发类型
顺序
交错
M6 M5 M4
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
CAS延迟
版权所有
版权所有
2
3
版权所有
版权所有
版权所有
版权所有
满
页面
(y)
A1
0
0
1
1
A2
A1
0
0
0
0
0
1
0
1
1
0
1
0
1
1
1
1
N = A0-9 / 8/7
（位置0 -Y ）
M8
0
-
M7
0
-
M6-M0
定义
-
经营模式
标准工作
所有其他国家保留
M9
0
1
写突发模式
编程的突发长度
访问单一位置
注意事项：
1.对于整版访问：Y = 512 。
2.两个突发长度， A1-8选择块的两突发; A0选择起点
块内的列。
3.四的突发长度， A2-8选择块的四连拍; A0-1选择出发
块内的列。
4.八的突发长度， A3-8选择块的八个突发; A0-2选择
起始块内列。
5.对于全页突发，全行被选中， A0-8选择起始列。
6.每当给定序列内到达该块的边界之上，所述
以下访问块内包装。
7.一个的脉冲串长度， A0-8选择唯一的列将被访问，并且模式
寄存器位M3被忽略。
2005年1月
第1版
5
怀特电子设计公司 （ 602 ） 437-1520 www.wedc.com
QQ：2881677436 复制
