W25P240A
64K
×
64连拍PIPELINED HIGH -SPEED
CMOS静态RAM
概述
该W25P240A是一个高速，低功耗，同步脉冲串流水线的CMOS静态RAM
组织为65,536
×
64位，工作在一个3.3伏电源。内置的双位爆
地址计数器支持Pentium 连拍模式。
特点
同步操作
支持七十五分之六十六MHz的总线速度
+ 3.3V单电源供电
单个字节的写入功能
3.3V LVTTL兼容的I / O
时钟控制和输入注册
异步输出使能
内部突发计数器支持Intel突发模式
封装采用100引脚QFP
框图
A(15:0)
输入
注册
64K ×64
CORE
ARRAY
CLK
CE
GW
BWE
BW （8： 1）
OE
ADSC
ADSP
ADV
控制
逻辑
数据I / O
注册
I / O （ 64 ： 1 ）
-1-
出版日期： 1998年2月
修订版A4
W25P240A
引脚配置
I
/
O
3
4
I
/
O
3
3
/
A
/ / / / /
B B B B B / / / C D
W W W W WG C L S
8 7 6 5东西E E K P＆
/
A
D
S
C
/
A
D
V
/
B
W
4
/
B
W
3
/
B
W
2
/
B
W
1
I
/
O
3
2
I
/
O
3
1
I / O 35
I / O 36
I / O 37
I / O 38
I / O 39
I / O 40
I / O 41
I / O 42
I / O 43
I / O 44
I / O 45
I / O 46
I / O 47
I / O 48
V
DD
V
SS
I / O 49
I / O 50
I / O 51
I / O 52
I / O 53
I / O 54
I / O 55
I / O 56
I / O 57
I / O 58
I / O 59
I / O 60
I / O 61
I / O 62
1 9 9 9 9 9 9 9 9 9 9 8 8 8 8 8 8 8 8 8
1 0 9 8 7 6 5 4 3 2 1 0 9 8 7 6 5 4 3 2 1 80
79
2 0
78
3
77
4
76
5
75
6
74
7
73
8
72
9
71
10
11
70
12
69
68
13
14
67
66
15
65
16
17
64
63
18
62
19
61
20
60
21
59
22
58
23
24
57
56
25
55
26
54
27
28
53
52
29
30 3 3 3 3 3 3 3 3 3 4 4 4 4 4 4 4 4 4 4 5 51
1 2 3 4 5 6 7 8 9 0 1 2 3 4 5 6 7 8 9 0
100-pin
QFP MO- 108
I / O 30
I / O 29
I / O 28
I / O 27
I / O 26
I / O 25
I / O 24
I / O 23
I / O 22
I / O 21
I / O 20
I / O 19
I / O 18
I / O 17
V
SS
V
DD
I / O 16
I / O 15
I / O 14
I / O 13
I / O 12
I / O 11
I / O 10
I / O 09
I / O 08
I / O 07
I / O 06
I / O 05
I / O 04
I / O 03
I
/
O
6
3
I A A A A A A A A A A A A A A A A I I
/ 7 6 5 4 3 2 1 0 8 9 1 1 1 1 1 1 / /
0 1 2 3 4 5 O O
O
6
1 2
4
-2-
W25P240A
引脚说明
符号
A0A15
I/O1I/O64
CLK
TYPE
输入，同步
I / O，同步
输入，时钟
输入，同步
输入，同步
输入，同步
输入，同步
输入，异步
输入，同步
输入，同步
输入，同步
主机地址
数据输入/输出
处理器主机总线时钟
芯片使
全局写
字节写入从高速缓存控制器启用
主机总线字节使能与使用
BWE
输出使能输入
内部突发地址计数器进展
从芯片组地址状态
从CPU的地址状态
电源
地
描述
CE
GW
BWE
BW1
BW8
OE
ADV
ADSC
ADSP
V
DD
V
SS
功能说明
该W25P240A是同步流水线突发SRAM中高端个人设计使用
计算机。它仅支持英特尔系统的一个突发地址序列。突发周期
通过ADSP或ADSC开始，每当ADV采样为低电平突发计数增加。
突发地址序列
A[1:0]
外部起始地址
第二个地址
第三个地址
第四地址
00
01
10
11
A[1:0]
01
00
11
10
A[1:0]
10
11
00
01
A[1:0]
11
10
01
00
该器件支持多种类型的写入模式操作。 BWE和BW [ 8 ： 1 ]支持独立
字节写入。所述BE [7： 0]信号可以直接连接到SRAM的BW [ 8:1 ] 。网关的信号
用于覆盖该字节使能信号，并允许高速缓存控制器写入所有字节到
SRAM ，无论什么字节写使能信号。各种写模式中指示
写表所示。另外，在流水线方式下，字节写使能信号，不会由于该锁存
与SRAM的地址，但数据。在流水线方式下，高速缓冲存储器控制器必须确保对SRAM
锁存的数据和有效字节允许来自处理器的信号。
-3-
出版日期： 1998年2月
修订版A4
W25P240A
真值表
周期
未选中
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开始写
开始写
开始写
继续写
继续写
挂起写
挂起写
注意事项：
1.对于读/写一个详细的定义，请参见下面的写表。
2. "X"表示不关心， "1"表示逻辑高电平，并"0"表示逻辑低电平。
3. OE引脚使数据输出，但不同步的时钟。 SRAM的所有信号采样同步到
总线时钟除了OE引脚。
4.在一个写周期跟随一个读周期，参考之前必须是惰性的写周期开始，以允许写数据来建立
SRAM 。 OE还必须禁用之前的一个写周期结束时，输出缓冲器，保证了SRAM数据保持
得到满足。
计时
地址
二手
No
外
外
NEXT
NEXT
NEXT
NEXT
当前
当前
当前
当前
当前
当前
外
NEXT
NEXT
当前
当前
CE
1
0
0
X
X
1
1
X
X
1
1
X
1
0
X
1
X
1
ADSP
X
0
1
1
1
X
X
1
1
X
X
1
X
1
1
X
1
X
ADSC
0
X
0
1
1
1
1
1
1
1
1
1
1
0
1
1
1
1
ADV
X
X
X
0
0
0
0
1
1
1
1
1
1
X
0
0
1
1
OE
X
X
X
1
0
1
0
1
0
1
0
X
X
X
X
X
X
X
数据
高阻
高阻
高阻
高阻
D-出
高阻
D-出
高阻
D-出
高阻
D-出
高阻
高阻
高阻
高阻
高阻
高阻
高阻
写*
X
X
读
读
读
读
读
读
读
读
读
写
写
写
写
写
写
写
写表
读/写功能
读
读
写字节1 I / O1 -I / O8
写字节2 I / O9 -I / O16
写字节2 ，字节1
GW
BWE
BW8
BW7
BW6
BW5
BW4
BW3
BW2
BW1
1
1
1
1
1
1
0
0
0
0
X
1
1
1
1
X
1
1
1
1
X
1
1
1
1
X
1
1
1
1
X
1
1
1
1
X
1
1
1
1
X
1
1
0
0
X
1
0
1
0
-4-
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