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初步数据表
VSC7216-01
特点
4 ANSI X3T11光纤通道和IEEE 802.3z支持
千兆以太网标准收发器
超过8 Gb / s的全双工原始数据速率
冗余PECL输出的Tx和Rx输入
每通道 8B / 10B编码器/解码器,可选
编码器/解码器旁路操作
“ ASIC友好
TM
“对于发射时机选择
并行输入数据
弹性缓冲器的内/芯片间电缆纠偏
和通道至通道对齐
通过空闲插入/缺失的Tx / Rx速率匹配
与VSC7211 /七千二百一十四分之七千二百一十二
多千兆互连芯片
接收数据对齐到本地REFCLK或
恢复时钟
PECL接收信号检测和电缆均衡
每通道串行的Tx到Rx和并行RX-
到-TX内部环回模式
时钟乘法器生成波特率时钟
自动锁定到参考
JTAG边界扫描支持TTL I / O
内置自测试
3.3V供电, 3.0W
256引脚, 27毫米BGA封装
VSC7216-01框图
发射机
PTXEND
TD ( 7 : 0 )
C / DD
WSEND
接收器
LBTXD
PTXD +
PTXD-
RTXD +
RTXD-
LBEND (1: 0)
RXP / RD
PRXD +
PRXD-
RRXD +
RRXD-
LBENC (1: 0)
RXP / RC
PRXC +
PRXC-
RRXC +
RRXC-
LBENB (1: 0)
RXP / RB
PRXB +
PRXB-
RRXB +
RRXB-
LBENA (1: 0)
RXP / RA
PRXA +
PRXA-
RRXA +
RRXA-
8
Q
8
8B/10B
10
ENCODE
RTXEND
PTXENC
CLK /数据
恢复
PSDETD
RSDETD
10
8B/10B
解码
8
3
8
卜FF器
RD ( 7 : 0 )
闲置
KCHD
ERRD
RCLKd
RCLKDN
TC ( 7 : 0 )
C / DC
WSENC
8
Q
8
LBTXC
PTXC +
PTXC-
RTXC +
RTXC-
8B/10B
10
ENCODE
RTXENC
PTXENB
CLK /数据
恢复
PSDETC
RSDETC
10
8B/10B
解码
8
3
8
卜FF器
RC7 : 0 )
IDLEC
KCHC
ERRC
RCLKC
RCLKCN
结核病( 7:0 )
C / DB
WSENB
8
Q
8
LBTXB
PTXB +
PTXB-
RTXB +
RTXB-
8B/10B
10
ENCODE
RTXENB
PTXENA
CLK /数据
恢复
PSDETB
RSDETB
10
8B/10B
解码
8
3
8
卜FF器
RB ( 7 : 0 )
伊德利卜
KCHB
ERRB
RCLKB
RCLKBN
TA ( 7 : 0 )
C / DA
WSENA
KCHAR
8
Q
8
LBTXA
PTXA +
PTXA-
RTXA +
RTXA-
8B/10B
10
ENCODE
4
RTXENA
CLK /数据
恢复
PSDETA
RSDETA
10
8B/10B
解码
8
3
8
卜FF器
RA ( 7 : 0 )
IDLEA
KCHA
ERRD
RCLKA
RCLKAN
WSI
植绒
通道
对齐
WSO
TBCA
TBCB
TBCC
TBCD
REFCLKP
REFCLKN
TX时钟
x20/x10
CLOCK GEN
CAP0 CAP1
REFCLK
TBERRA
TBERRB
TBERRC
TBERRD
TMODE (2 :0)
RMODE (1: 0)
RESETN
ENDEC
BIST
trstn
TMS
TDI
TCK
JTAG
边界
扫描
TDO
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第1页
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多千兆互连芯片
多千兆互连芯片
初步数据表
VSC7216-01
VSC7216
概述
该VSC7216-01是四, 8位并行到串行和串行至并行收发芯片用于高
总线,底板或其他子系统之间的互连带宽。四个光纤通道和千兆
以太网标准的收发器提供高达全双工的原始数据传输8.32Gb / s的。每个通道可
在1088Mb / s的最大数据传输率(8比特,在136MHz )或392Mb / s的最小速率操作(8比特
在49MHZ ) 。在双工模式下,整个芯片,所述聚合传输速率之间的6.3Gb / s和8.7Gb / s的。该
VSC7216-01包含四个8B / 10B编码器,串行器,解串行器, 8B / 10B解码器和弹性缓冲器
它们提供了与串行地传输数据和在接收端恢复它的简单接口的用户。
该设备还可以被配置成作为四个非编码的10位收发器。
符号
在本文档中,四个信道被确定为信道A , B,C或D.当讨论一个信号
于任何特定的信道,该信号将具有信道信嵌入的名称,例如,TA (7 :0)。当
参照其用于在各四个通道,下壳体的一个信号的共同行为的“n”是
在信号名中使用,例如, Tn的(7 :0)。差分信号(例如, PTXA +和PTXA- )可以被称为
单个信号,即PTXA ,滴加参考的“+”和“ - ” 。 REFCLK是指无论对PECL / TTL
输入对REFCLKP / REFCLKN ,其可以是差分PECL (同时使用REFCLKP和REFCLKN )或
单端TTL (通过REFCLKP和离开REFCLKN打开) 。
时钟合成器
根据双输入的状态下, VSC7216-01时钟合成乘以参考
由10设置在REFCLK输入频率( DUAL是低电平)或20 ( DUAL是高电平) ,实现了波特
0.98GHz和1.36GHz之间的速率时钟。片上PLL使用一个外部0.1μF的电容,连接
CAP0和CAP1之间,控制环路滤波器。该电容应该是一个多层瓷介
或更好,具有至少一个5V的工作电压额定值和良好的温度系数(NPO是优选的,但
X7R是可以接受的) 。这些电容器用于最小共模噪声对冲击
时钟乘法器单元,尤其是电源噪声。高容值的电容提供更好的鲁棒性
系统。 NPO是优选的,因为如果为X7R电容器被使用时,电源噪声的灵敏度将随
随着温度。为了获得最佳的抗噪声性能,设计者可以使用三电容器电路具有一个差动
CAP0和CAP1 ,C1从CAP0到地面上, C2的电容,和从CAP1一个电容之间的电容
接地,C3 。较大的值是更好,但0.1μF的是足够的。然而,如果设计人员不能使用3电容器
电路中,单个差动电容C1是足够的。这些组件应该从嘈杂的痕迹被隔离。
图1 :环路滤波电容(电路最佳)
CAP0
C2
C1
C3
VSC7216-01
CAP1
C1 = C2 = C3 = >0.1μF
多层陶瓷
表面贴装
NPO (首选)或X7R
5V工作电压额定值
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多千兆互连芯片
该REFCLK信号可以是单端TTL或差分LVPECL 。如果TTL ,连接TTL
输入REFCLKP但离开REFCLKN开放。如果LVPECL ,连接输入REFCLKP和REFCLKN 。
内部偏置电阻器设置适当的DC电平到V
DD
/2.
串行和并行数据传输速率对所有信道可以由速率销的装置减半。当率
高,该芯片是在全速模式(操作的默认模式)和LOW时,半速模式是
选择。表1显示了DUAL和速率输入的交互。
表1 :使用速率输入,实现半速运行
RATE引脚
0
0
1
1
双引脚
0
1
0
1
时钟
乘法
因素
x10
x20
x10
x20
串行链路
速度
500Mb/s
500Mb/s
1Gb/s
1Gb/s
并行
数据速率
50Mb/s
50Mb/s
100Mb/s
100Mb/s
REFCLK
频率
50MHz
25MHz
100MHz
50MHz
发送功能描述
发送数据总线
每个VSC7216-01传输信道有一个8位的输入发送数据字符, Tn的(7 :0),并且两个控制
输入, C / DN和WSENn 。在C / DN输入确定是否正常的数据字符或特殊的“ K-
字符“被传送,并在WSENn输入启动一个16字符的传输”字同步序列“
用于对准的接收信道。这些数据和控制输入的时钟或者在上升沿
REFCLK ,上TBCn的上升沿,或者在由TBCn形成的数据眼。当不使用REFCLK ,每
通道使用任何自己的TBCn输入,或使用TBCA输入。发送接口模式由控制
TMODE ( 2:0 ),示于表2 。
表2 :发送接口输入时序模式
TMODE (2 :0)
000
001
010
011
100
101
110
111
输入时序参考
REFCLK上升沿
版权所有
TBCA上升沿
TBCn上升沿
TBCA数据眼
TBCn数据眼
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多千兆互连芯片
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VSC7216
当使用时, TBCn输入必须锁频至REFCLK 。假设没有相位关系。一
小偏移缓冲器提供容忍TBCn和REFCLK之间的相位漂移。该缓冲区由recentered
所述RESETN输入,并recentering后的总相位漂移必须被限制到± 180
°
(其中360
°
一个
字符时间) 。每个通道都有一个错误输出, TBERRn ,该被断言为高电平,指示相
TBCn和REFCLK之间漂移已积累到该偏移缓冲器的弹性极限一直点
超出和发射数据字符已被丢弃或者或复制。也不会发生此错误时
输入定时是参照REFCLK 。该TBERRn输出定时是相同的低速接收器
输出作为选择RMODE (1 :0)在表6中。
图2至图4示出的数据和控制输入和所选择的输入之间的可能关系
定时源。图2示出了如何REFCLK被用作输入时序参考。这种操作模式是
在VSC7211和VSC7214使用。图3和图4示出了如何TBCn被用作输入定时
参考。当TBCn用于定义一个数据眼,如图4 ,它用作一个附加的数据输入
简单地切换每一个周期。
注意, REFCLK和TBCn输入不直接用于时钟的输入数据。相反,内部
锁相环(PLL )产生的边缘与相应的时钟对准。上的上升沿中的箭头
这些信号定义为内部相位检测逻辑的参考边缘。一个内部时钟,在生成
十分之一被锁定在所选择的输入的定时源的串行发送数据速率。这是一个特别
当DUAL是高电平和输入时序参考REFCLK ,因为下降沿并不重要的问题
使用。内部时钟有效边沿放置暗合了REFCLK上升沿和的中间
的REFCLK上升沿在这种模式下。
当TBCn用于定义一个数据眼, TBCn的唯一的上升沿被用于存在类似的情况
定义外部数据定时。内部时钟活性边缘被放置在90
°
和270
°
间点
连续TBCn上升沿(其被假定为360
°
分开) 。
图2 :发送时序,
TMODE (2 :0)
= 000
REFCLK
( DUAL = 0 )
REFCLK
( DUAL = 1 )
TN ( 7 : 0 )
C / DN
WSENn
有效
有效
有效
图3 :发送时序,
TMODE (2 :0)
= 10X
TBCA
or
TBCn
TN ( 7 : 0 )
C / DN
WSENn
有效
有效
有效
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0
o
90
o
180
o
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图4 :发送时序,
TMODE (2 :0)
= 11X ( “ ASIC -友好”定时)
270
o
360
o
TBCA
or
TBCn
TN ( 7 : 0 )
C / DN
WSENn
有效
有效
有效
8B / 10B编码器
每个通道包含一个的8B / 10B编码器,其转换上Tn的8位输入数据( 7:0 )转换成一个10位的
编码数据的性格。的C / DN的输入,还提供在每个通道当中,随着KCHAR ,允许
的特殊光纤通道Kxx.x字符传输(见表3)。需要注意的是KCHAR是一个静态的输入,并
没有具有相同的输入时刻作为Tn的(7 :0), C / Dn和WSENn 。通常情况下C / DN为低,以
发送数据。如果C / DN为高,并KCHAR低,则光纤通道定义的空闲字符( K28.5 =
“ 0011111010 ”或“ 1100000101 ”取决于视差)被发送和Tn的(7 :0)被忽略。如果C / DN为高
和KCHAR为高电平时,被发送的Kxx.x字符的数据模式上Tn的( 7:0 ),为决定(见表
4)。除表4规定的其他数据模式产生不确定10B编码。
表3 :发送数据控件
WSENn
0
0
0
1
C / DN
0
1
1
X
KCHAR
X
0
1
X
编码的10位输出
数据字符
空闲字符( K28.5 )
特别Kxx.x字符
16个字符的Word同步序列
表4 :特殊字符(当C / DN和KCHAR是高选择)
CODE
K28.0
K28.1
K28.2
K28.3
K28.4
K28.5
K28.5+
TN ( 7 : 0 )
000 11100
001 11100
010 11100
011 11100
100 11100
101 11100
101 01100
评论
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德用户定义网络
德用户定义网络
德用户定义网络
空闲
德用户定义网络
CODE
K28.5-
K28.6
K28.7
K23.7
K27.7
K29.7
K30.7
TN ( 7 : 0 )
101 01101
110 11100
111 11100
111 10111
111 11011
111 11101
111 11110
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