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Vitesse公司

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初步数据表

VSC7212

特点

ANSI X3T11标准的光纤通道和IEEE

802.3z支持标准的千兆以太网收发器

超过2GB / s的全双工原始数据速率

冗余PECL输出的Tx和Rx输入

8B / 10B编码器/解码器，可选编码器/

解码器旁路操作

“ ASIC友好

“对于和Transmit的时机选择

器并行输入数据

弹性缓冲器芯片到芯片线纠偏

通过空闲插入/缺失的Tx / Rx速率匹配

与VSC7211 ， VSC7214和

VSC7216

千兆互连芯片

接收数据对齐到本地REFCLK或

恢复时钟

PECL接收信号检测和电缆均衡

串口的Tx到Rx和并行接收到-TX内部

环回模式

时钟乘法器生成波特率时钟

自动锁定到参考

JTAG边界扫描支持TTL I / O

内置自测试

3.3V电源，为1.0W

100引脚， 14毫米TQFP封装

概述

该VSC7212是一个8位的并行至串行和串行至并行用于高带宽收发机芯片

总线，背板或其他子系统之间的互连。光纤通道和千兆以太网

兼容收发器可提供高达全双工的原始数据传输2.18Gb / s的。该VSC7212可以在一个操作

的1088Mb / s的最大数据传输率（8比特，在136MHz ）或784Mb / s的最低速率（8位在98MHZ ）。

该VSC7212包含8B / 10B编码器，串行器，解串器， 8B / 10B解码器和弹性缓冲器哪些

提供用于串行地传送数据，并回收它在接收端的简单接口的用户。该

装置也可被配置成作为一个非编码的10位收发器和冗余I / O 。

VSC7212框图

发射机

PTXEN

T(7:0)

C / D

WSEN

KCHAR

接收器

LBTX

PTX +

PTX-

RTX +

RTX-

LBEN （1： 0）

RXP / R

PRX +

PRX-

RRX +

RRX-

8B/10B

ENCODE

RTXEN

CLK /数据

恢复

PSDET

RSDET

8B/10B

解码

弹

卜FF器

R(7:0)

空闲

KCH

ERR

RCLK

RCLKn

WSO

WSI

植绒

通道

对齐

双

TBC

REFCLKP

REFCLKN

x20/x10

CLOCK GEN

CAP0 CAP1

TX时钟

REFCLK

TBERR

REFOUT

TMODE （2 ：0）

RMODE （1： 0）

RESETN

ENDEC

BIST

trstn

TMS

TDI

TCK

JTAG

边界

扫描

TDO

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ESE

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千兆互连芯片

VSC7212

符号

差分信号（即， PTX +和PTX- ）可以通过删除被称为单个信号（例如， PTX）

引用的“+”和“ - ” 。 REFCLK指的是单端TTL或差分PECL输入对

REFCLKP / REFCLKN ，取其使用。

时钟合成器

根据双输入的状态下， VSC7212时钟合成乘以参考

由10设置在REFCLK输入频率（ DUAL是低电平）或20 （ DUAL是高电平），实现了波特

0.98GHz和1.36GHz之间的速率时钟。片上PLL使用一个外部0.1μF的电容，连接

CAP0和CAP1之间，控制环路滤波器。该电容应该是一个多层瓷介

或更好，具有至少一个5V的工作电压额定值和良好的温度系数; NPO是首选，但

X7R是可以接受的。这些电容器用于最小共模噪音对时钟的影响

乘法器单元，尤其是电源噪声。高容值的电容提供系统更好的鲁棒性。

NPO是优选的，因为如果为X7R电容器被使用时，电源噪声的灵敏度将随

温度。为了获得最佳的抗噪声性能，设计者可以使用三电容器电路具有一个差动

CAP0和CAP1 ，C1从CAP0到地面上， C2的电容，和从CAP1一个电容之间的电容

接地，C3 。较大的值是更好，但0.1μF的是足够的。然而，如果设计人员不能使用3电容器

电路中，单个差动电容C1是足够的。这些组件应该从嘈杂的痕迹被隔离。

图1 ：环路滤波电容（电路最佳）

CAP0

VSC7216

CAP1

C1 = C2 = C3 = >0.1μF

多层陶瓷

表面贴装

NPO （首选）或X7R

5V工作电压额定值

该REFCLK信号可以是单端TTL或差分LVPECL 。如果TTL ，连接TTL

输入REFCLKP但离开REFCLKN开放。如果LVPECL ，连接输入REFCLKP和REFCLKN 。

内部偏置电阻器设置适当的DC电平到V

/2.

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发送功能描述

千兆互连芯片

发送数据总线

该VSC7212发射机具有一个8位的输入发送数据字符，T（ 7 ：0），以及两个控制输入， C / D和

WSEN 。的C / D的输入确定一个正常的数据字符，或一个特殊的“ K字符”是否被发送，

和WSEN输入启动16个字符“字同步序列”用于对准接收机的传输。

这些数据和控制输入的时钟或者在REFCLK的上升沿上的TBC的上升沿或

在由TBC （“ASIC友好”的时间），形成的数据眼球。发送接口模式由控制

TMODE （ 2：0 ），示于表1 。

当使用时， TBC的必须是频率锁定到REFCLK 。假设没有相位关系。小倾斜

缓冲器被设置容忍的TBC和REFCLK之间的相位漂移。该缓冲区由RESETN recentered

输入，并recentering后的总相位漂移必须被限制到+/- 180× （其中， 360×是一个字符的时间）。

该VSC7212有错误输出， TBERR ，这为高电平，表明TBC之间的相位漂移

和REFCLK已累计到如此地步，歪斜缓冲的弹性极限已超出和

传输数据的性格已经或者删除或复制。当输入的时间是不可能发生此错误

参考REFCLK 。该TBERR输出定时是相同的低速接收器的输出，所选择

RMODE （1： 0）在表5中。

表1 ：发送接口输入时序模式

TMODE （2 ：0）

000

001

01X

10X

11X

输入时序参考

REFCLK上升沿

TBC上升沿

TBC数据眼

下图显示的数据和控制输入和选择之间可能存在的关系

输入时钟源。图2示出了如何REFCLK被用作输入时序参考。这种操作模式

还用于在VSC7211和VSC7214 。图3和图4示出了如何TBC被用作输入定时

参考。 TBC时被用来定义一个数据眼，如图4 ，它用作一个附加的数据输入

简单地切换每一个周期。

注意， REFCLK和TBC的输入并不直接用于时钟的输入数据。相反，内部

PLL产生的边缘与相应的时钟对准。对这些信号的上升沿的箭头限定

参考边缘，内部相位检测逻辑。一个内部时钟在1/10的序列产生

发送锁定到所选择的输入定时源的数据速率。这是一个特别重要的问题时，

DUAL是高电平和输入定时是参照REFCLK ，由于下降沿不使用。内部

时钟积极边缘的REFCLK之间放置暗合了REFCLK上升沿和中途

在此模式下脉冲上升沿。

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存在类似的情况时， TBC是用来定义一个数据眼; TBC的唯一的上升沿被用于

定义外部数据定时。内部时钟有效边沿放置在90 ×和的270×点

连续TBC的上升沿（其被假定为360×分开）。

图2 ：发送时序，

TMODE （2 ：0）

= 000

REFCLK

（ DUAL = 0 ）

REFCLK

（ DUAL = 1 ）

T(7:0)

C / D

WSEN

有效

图3 ：发送时序，

TMODE （2 ：0）

= 10X

TBC

T(7:0)

C / D

WSEN

有效

图4 ：发送时序，

TMODE （2 ：0）

= 11X （ “ ASIC -友好”定时）

180

270

360

TBC

T(7:0)

C / D

WSEN

有效

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8B / 10B编码器

该VSC7212包含8B / 10B编码器，其转换T上的8位输入数据（7 ：0）为一个10位的

编码数据的性格。交流/ D输入，还提供了，随着KCHAR ，允许的传输

特殊的光纤通道Kxx.x字符（见表2）。需要注意的是KCHAR是一个静态的输入，并且不具有

相同的输入定时为T （7 ：0）， C / D和WSEN 。常的C / D为低电平，以便传送数据。如果C / D是

HIGH和KCHAR为低时，则在光纤通道定义的空闲字符（ K28.5 =' 0011111010 '或

' 1100000101 '取决于视差）被发送和T（ 7：0 ）被忽略。如果C / D为高电平， KCHAR是

高，则发送一个Kxx.x字符的数据对T所确定的（7： 0）（见表3）。数据模式等

小于表3规定产生不确定10B编码。

表2 ：发送数据控件

WSEN

C / D

KCHAR

编码的10位输出

数据字符

空闲字符（ K28.5 ）

特别Kxx.x字符

16个字符的Word同步序列

表3 ：特殊字符（当选择C / D和KCHAR是HIGH ）

CODE

K28.0

K28.1

K28.2

K28.3

K28.4

K28.5

T(7:0)

000 11100

001 11100

010 11100

011 11100

100 11100

101 11100

德用户定义网络

空闲

CODE

K28.6

K28.7

K23.7

K27.7

K29.7

K30.7

T(7:0)

110 11100

111 11100

111 10111

111 11011

111 11101

111 11110

德用户定义网络

只测试

德用户定义网络

编码器旁路模式

当ENDEC为LOW的8B / 10B编码器被旁路和一个10位的输入字符T（ 7：0 ）被串行化

到PTX / RTX与T0位首先发送。在C / D输入变为T8和WSEN变成T9 。该

KCHAR输入变为ENCDET未在发射机中使用，但高时，使“逗号”

检测在所述接收器。请参阅“解码器旁路模式”一节这种模式的说明

操作在接收机中。通过发射器的延迟减少了一个字符的时间时的ENDEC是

低。这种操作方式是类似的一个10位的接口在串行器/解串器中常见的

光纤信道（例如， VSC7125 ）和千兆以太网市场（例如， VSC7135 ）。

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