集成电路
数据表
74LVC16244A ; 74LVCH16244A
16位缓冲器/线路驱动器; 5 V
容错输入/输出;三态
产品speci fi cation
取代2003年的数据01月30日
2003 08年12月
飞利浦半导体
产品speci fi cation
16位缓冲器/线路驱动器; 5 V输入/输出
宽容的;三态
特点
与5 V逻辑接口可承受5V的输入/输出
宽电源电压范围为1.2 3.6 V
CMOS低功耗
MULTIBYTE
TM
流通标准引脚输出
架构
低电感多个电源和地引脚
最小噪声和接地反弹
直接接口与TTL电平
所有数据输入都bushold （仅74LVCH16244A ） 。
符合JEDEC标准没有。 8-1A
ESD保护：
HBM EIA / JESD22 - A114 - A超过2000 V
MM EIA / JESD22 - A115 - A超过200 V.
从指定的
40
+85
°C
和
40
+125
°C.
描述
74LVC16244A;
74LVCH16244A
该74LVC （H ） 16244A是一款高性能，低功耗，
低电压，硅栅CMOS器件，优于最
先进的CMOS兼容TTL家庭。输入可以是
无论从3.3或5V器件驱动。三态运行，
输出可处理5伏。这些功能允许使用
这些设备作为混合3.3和5 V环境。
该74LVC （H）的16244A是一个16位的非反相缓冲器/线
司机与3态输出。该装置可被用作4
4位的缓冲器，两个8位缓冲器或一个16位缓冲器。该
器件具有四个输出启用（ 10E， 2OE ， 3Oe时和
如图40E所示）的3态输出的每个控制4 。一个高
上NOE使输出呈现一个高阻抗
关断状态。
该74LVC （H）的16244A是相同的74LVC16240A
但非反相输出。
该74LVCH16244A bushold数据输入消除
无需外部上拉电阻持有未使用的输入。
快速参考数据
GND = 0 V ;吨
AMB
= 25
°C;
t
r
= t
f
≤
2.5纳秒。
符号
t
PHL
/t
PLH
t
PZH
/t
PZL
t
PHZ
/t
PLZ
C
I
C
PD
参数
传播延迟楠NYN
三态输出使能时间NOE到NYN
三态输出禁止时间NOE到NYN
输入电容
每门功率耗散电容
V
CC
= 3.3 V ;注1和2
输出启用
输出禁用
笔记
1. C
PD
被用于确定所述动态功耗（P
D
in
W).
P
D
= C
PD
×
V
CC2
×
f
i
×
N +
Σ(C
L
×
V
CC2
×
f
o
）其中：
f
i
=以MHz输入频率;
f
o
=以MHz输出频率;
C
L
=以pF输出负载电容;
V
CC
=伏特的供电电压;
N =总负荷开关量输出;
Σ(C
L
×
V
CC2
×
f
o
） =的输出的总和。
2.条件为V
I
= GND到V
CC
.
12
4.0
pF
pF
条件
C
L
= 50 pF的; V
CC
= 3.3 V
C
L
= 50 pF的; V
CC
= 3.3 V
C
L
= 50 pF的; V
CC
= 3.3 V
典型
3.0
3.5
3.7
5.0
ns
ns
ns
pF
单位
2003 08年12月
2
飞利浦半导体
产品speci fi cation
16位缓冲器/线路驱动器; 5 V输入/输出
宽容的;三态
钉扎
符号
1OE
北卡罗来纳州
1Y0
1Y1
GND
1Y2
1Y3
V
CC
2Y0
2Y1
2Y2
2Y3
3Y0
3Y1
3Y2
3Y3
4Y0
4Y1
4Y2
4Y3
4OE
3OE
4A3
4A2
4A1
4A0
3A3
3A2
3A1
3A0
2A3
2A2
2A1
2A0
1A3
1A2
1A1
1A0
2OE
1
2
3
4, 10, 15, 21, 28, 34, 39, 45
5
6
7, 18, 31, 42
8
9
11
12
13
14
16
17
19
20
22
23
24
25
26
27
29
30
32
33
35
36
37
38
40
41
43
44
46
47
48
针
A1
A2，A3， A4，A5， K2，K3， K4，K5
B2
B1
B3，B4， D3，D4， G3，G4 ，J3，J4
C2
C1
C 3 ，H 3 ，C 4， H4
D2
D1
E2
E1
F1
F2
G1
G2
H1
H2
J1
J2
K1
K6
J5
J6
H5
H6
G5
G6
F5
F6
E6
E5
D6
D5
C6
C5
B6
B5
A6
球
74LVC16244A;
74LVCH16244A
描述
输出使能输入（低电平有效）
没有连接
数据输出
数据输出
接地（ 0 V ）
数据输出
数据输出
电源电压
数据输出
数据输出
数据输出
数据输出
数据输出
数据输出
数据输出
数据输出
数据输出
数据输出
数据输出
数据输出
输出使能输入（低电平有效）
输出使能输入（低电平有效）
数据输入
数据输入
数据输入
数据输入
数据输入
数据输入
数据输入
数据输入
数据输入
数据输入
数据输入
数据输入
数据输入
数据输入
数据输入
数据输入
输出使能输入（低电平有效）
2003 08年12月
4
飞利浦半导体
产品speci fi cation
16位缓冲器/线路驱动器; 5 V输入/输出
宽容的;三态
74LVC16244A;
74LVCH16244A
1OE
1Y0
1Y1
GND
1Y2
1Y3
V
CC
2Y0
2Y1
1
2
3
4
5
6
7
8
9
48
2OE
47
1A0
46
1A1
45
GND
44
1A2
43
1A3
42
V
CC
41
2A0
40
2A1
39
GND
38
2A2
K
J
H
G
F
E
D
C
B
A
球A1
1 2 3 4 5 6
索引区
001aaa196
16244
GND
10
2Y2
11
2Y3
12
3Y0
13
3Y1
14
GND
15
3Y2
16
3Y3
17
V
CC
18
4Y0
19
4Y1
20
GND
21
4Y2
22
4Y3
23
4OE
24
mna706
16244
37
2A3
36
3A0
35
3A1
34
GND
33
3A2
32
3A3
31
V
CC
30
4A0
29
4A1
28
GND
27
4A2
26
4A3
25
3OE
Fig.1引脚配置SSOP48和TSSOP48 。
图2引脚配置VFBGA56 。
2003 08年12月
5
集成电路
数据表
74LVC16244A ; 74LVCH16244A
16位缓冲器/线路驱动器; 5 V
容错输入/输出;三态
产品speci fi cation
取代2003年的数据01月30日
2003 08年12月
飞利浦半导体
产品speci fi cation
16位缓冲器/线路驱动器; 5 V输入/输出
宽容的;三态
特点
与5 V逻辑接口可承受5V的输入/输出
宽电源电压范围为1.2 3.6 V
CMOS低功耗
MULTIBYTE
TM
流通标准引脚输出
架构
低电感多个电源和地引脚
最小噪声和接地反弹
直接接口与TTL电平
所有数据输入都bushold （仅74LVCH16244A ） 。
符合JEDEC标准没有。 8-1A
ESD保护：
HBM EIA / JESD22 - A114 - A超过2000 V
MM EIA / JESD22 - A115 - A超过200 V.
从指定的
40
+85
°C
和
40
+125
°C.
描述
74LVC16244A;
74LVCH16244A
该74LVC （H ） 16244A是一款高性能，低功耗，
低电压，硅栅CMOS器件，优于最
先进的CMOS兼容TTL家庭。输入可以是
无论从3.3或5V器件驱动。三态运行，
输出可处理5伏。这些功能允许使用
这些设备作为混合3.3和5 V环境。
该74LVC （H）的16244A是一个16位的非反相缓冲器/线
司机与3态输出。该装置可被用作4
4位的缓冲器，两个8位缓冲器或一个16位缓冲器。该
器件具有四个输出启用（ 10E， 2OE ， 3Oe时和
如图40E所示）的3态输出的每个控制4 。一个高
上NOE使输出呈现一个高阻抗
关断状态。
该74LVC （H）的16244A是相同的74LVC16240A
但非反相输出。
该74LVCH16244A bushold数据输入消除
无需外部上拉电阻持有未使用的输入。
快速参考数据
GND = 0 V ;吨
AMB
= 25
°C;
t
r
= t
f
≤
2.5纳秒。
符号
t
PHL
/t
PLH
t
PZH
/t
PZL
t
PHZ
/t
PLZ
C
I
C
PD
参数
传播延迟楠NYN
三态输出使能时间NOE到NYN
三态输出禁止时间NOE到NYN
输入电容
每门功率耗散电容
V
CC
= 3.3 V ;注1和2
输出启用
输出禁用
笔记
1. C
PD
被用于确定所述动态功耗（P
D
in
W).
P
D
= C
PD
×
V
CC2
×
f
i
×
N +
Σ(C
L
×
V
CC2
×
f
o
）其中：
f
i
=以MHz输入频率;
f
o
=以MHz输出频率;
C
L
=以pF输出负载电容;
V
CC
=伏特的供电电压;
N =总负荷开关量输出;
Σ(C
L
×
V
CC2
×
f
o
） =的输出的总和。
2.条件为V
I
= GND到V
CC
.
12
4.0
pF
pF
条件
C
L
= 50 pF的; V
CC
= 3.3 V
C
L
= 50 pF的; V
CC
= 3.3 V
C
L
= 50 pF的; V
CC
= 3.3 V
典型
3.0
3.5
3.7
5.0
ns
ns
ns
pF
单位
2003 08年12月
2
飞利浦半导体
产品speci fi cation
16位缓冲器/线路驱动器; 5 V输入/输出
宽容的;三态
钉扎
符号
1OE
北卡罗来纳州
1Y0
1Y1
GND
1Y2
1Y3
V
CC
2Y0
2Y1
2Y2
2Y3
3Y0
3Y1
3Y2
3Y3
4Y0
4Y1
4Y2
4Y3
4OE
3OE
4A3
4A2
4A1
4A0
3A3
3A2
3A1
3A0
2A3
2A2
2A1
2A0
1A3
1A2
1A1
1A0
2OE
1
2
3
4, 10, 15, 21, 28, 34, 39, 45
5
6
7, 18, 31, 42
8
9
11
12
13
14
16
17
19
20
22
23
24
25
26
27
29
30
32
33
35
36
37
38
40
41
43
44
46
47
48
针
A1
A2，A3， A4，A5， K2，K3， K4，K5
B2
B1
B3，B4， D3，D4， G3，G4 ，J3，J4
C2
C1
C 3 ，H 3 ，C 4， H4
D2
D1
E2
E1
F1
F2
G1
G2
H1
H2
J1
J2
K1
K6
J5
J6
H5
H6
G5
G6
F5
F6
E6
E5
D6
D5
C6
C5
B6
B5
A6
球
74LVC16244A;
74LVCH16244A
描述
输出使能输入（低电平有效）
没有连接
数据输出
数据输出
接地（ 0 V ）
数据输出
数据输出
电源电压
数据输出
数据输出
数据输出
数据输出
数据输出
数据输出
数据输出
数据输出
数据输出
数据输出
数据输出
数据输出
输出使能输入（低电平有效）
输出使能输入（低电平有效）
数据输入
数据输入
数据输入
数据输入
数据输入
数据输入
数据输入
数据输入
数据输入
数据输入
数据输入
数据输入
数据输入
数据输入
数据输入
数据输入
输出使能输入（低电平有效）
2003 08年12月
4
飞利浦半导体
产品speci fi cation
16位缓冲器/线路驱动器; 5 V输入/输出
宽容的;三态
74LVC16244A;
74LVCH16244A
1OE
1Y0
1Y1
GND
1Y2
1Y3
V
CC
2Y0
2Y1
1
2
3
4
5
6
7
8
9
48
2OE
47
1A0
46
1A1
45
GND
44
1A2
43
1A3
42
V
CC
41
2A0
40
2A1
39
GND
38
2A2
K
J
H
G
F
E
D
C
B
A
球A1
1 2 3 4 5 6
索引区
001aaa196
16244
GND
10
2Y2
11
2Y3
12
3Y0
13
3Y1
14
GND
15
3Y2
16
3Y3
17
V
CC
18
4Y0
19
4Y1
20
GND
21
4Y2
22
4Y3
23
4OE
24
mna706
16244
37
2A3
36
3A0
35
3A1
34
GND
33
3A2
32
3A3
31
V
CC
30
4A0
29
4A1
28
GND
27
4A2
26
4A3
25
3OE
Fig.1引脚配置SSOP48和TSSOP48 。
图2引脚配置VFBGA56 。
2003 08年12月
5
集成电路
数据表
74LVC16244A ; 74LVCH16244A
16位缓冲器/线路驱动器; 5 V
容错输入/输出;三态
产品speci fi cation
取代2003年的数据01月30日
2003 08年12月
飞利浦半导体
产品speci fi cation
16位缓冲器/线路驱动器; 5 V输入/输出
宽容的;三态
特点
与5 V逻辑接口可承受5V的输入/输出
宽电源电压范围为1.2 3.6 V
CMOS低功耗
MULTIBYTE
TM
流通标准引脚输出
架构
低电感多个电源和地引脚
最小噪声和接地反弹
直接接口与TTL电平
所有数据输入都bushold （仅74LVCH16244A ） 。
符合JEDEC标准没有。 8-1A
ESD保护：
HBM EIA / JESD22 - A114 - A超过2000 V
MM EIA / JESD22 - A115 - A超过200 V.
从指定的
40
+85
°C
和
40
+125
°C.
描述
74LVC16244A;
74LVCH16244A
该74LVC （H ） 16244A是一款高性能，低功耗，
低电压，硅栅CMOS器件，优于最
先进的CMOS兼容TTL家庭。输入可以是
无论从3.3或5V器件驱动。三态运行，
输出可处理5伏。这些功能允许使用
这些设备作为混合3.3和5 V环境。
该74LVC （H）的16244A是一个16位的非反相缓冲器/线
司机与3态输出。该装置可被用作4
4位的缓冲器，两个8位缓冲器或一个16位缓冲器。该
器件具有四个输出启用（ 10E， 2OE ， 3Oe时和
如图40E所示）的3态输出的每个控制4 。一个高
上NOE使输出呈现一个高阻抗
关断状态。
该74LVC （H）的16244A是相同的74LVC16240A
但非反相输出。
该74LVCH16244A bushold数据输入消除
无需外部上拉电阻持有未使用的输入。
快速参考数据
GND = 0 V ;吨
AMB
= 25
°C;
t
r
= t
f
≤
2.5纳秒。
符号
t
PHL
/t
PLH
t
PZH
/t
PZL
t
PHZ
/t
PLZ
C
I
C
PD
参数
传播延迟楠NYN
三态输出使能时间NOE到NYN
三态输出禁止时间NOE到NYN
输入电容
每门功率耗散电容
V
CC
= 3.3 V ;注1和2
输出启用
输出禁用
笔记
1. C
PD
被用于确定所述动态功耗（P
D
in
W).
P
D
= C
PD
×
V
CC2
×
f
i
×
N +
Σ(C
L
×
V
CC2
×
f
o
）其中：
f
i
=以MHz输入频率;
f
o
=以MHz输出频率;
C
L
=以pF输出负载电容;
V
CC
=伏特的供电电压;
N =总负荷开关量输出;
Σ(C
L
×
V
CC2
×
f
o
） =的输出的总和。
2.条件为V
I
= GND到V
CC
.
12
4.0
pF
pF
条件
C
L
= 50 pF的; V
CC
= 3.3 V
C
L
= 50 pF的; V
CC
= 3.3 V
C
L
= 50 pF的; V
CC
= 3.3 V
典型
3.0
3.5
3.7
5.0
ns
ns
ns
pF
单位
2003 08年12月
2
飞利浦半导体
产品speci fi cation
16位缓冲器/线路驱动器; 5 V输入/输出
宽容的;三态
钉扎
符号
1OE
北卡罗来纳州
1Y0
1Y1
GND
1Y2
1Y3
V
CC
2Y0
2Y1
2Y2
2Y3
3Y0
3Y1
3Y2
3Y3
4Y0
4Y1
4Y2
4Y3
4OE
3OE
4A3
4A2
4A1
4A0
3A3
3A2
3A1
3A0
2A3
2A2
2A1
2A0
1A3
1A2
1A1
1A0
2OE
1
2
3
4, 10, 15, 21, 28, 34, 39, 45
5
6
7, 18, 31, 42
8
9
11
12
13
14
16
17
19
20
22
23
24
25
26
27
29
30
32
33
35
36
37
38
40
41
43
44
46
47
48
针
A1
A2，A3， A4，A5， K2，K3， K4，K5
B2
B1
B3，B4， D3，D4， G3，G4 ，J3，J4
C2
C1
C 3 ，H 3 ，C 4， H4
D2
D1
E2
E1
F1
F2
G1
G2
H1
H2
J1
J2
K1
K6
J5
J6
H5
H6
G5
G6
F5
F6
E6
E5
D6
D5
C6
C5
B6
B5
A6
球
74LVC16244A;
74LVCH16244A
描述
输出使能输入（低电平有效）
没有连接
数据输出
数据输出
接地（ 0 V ）
数据输出
数据输出
电源电压
数据输出
数据输出
数据输出
数据输出
数据输出
数据输出
数据输出
数据输出
数据输出
数据输出
数据输出
数据输出
输出使能输入（低电平有效）
输出使能输入（低电平有效）
数据输入
数据输入
数据输入
数据输入
数据输入
数据输入
数据输入
数据输入
数据输入
数据输入
数据输入
数据输入
数据输入
数据输入
数据输入
数据输入
输出使能输入（低电平有效）
2003 08年12月
4
飞利浦半导体
产品speci fi cation
16位缓冲器/线路驱动器; 5 V输入/输出
宽容的;三态
74LVC16244A;
74LVCH16244A
1OE
1Y0
1Y1
GND
1Y2
1Y3
V
CC
2Y0
2Y1
1
2
3
4
5
6
7
8
9
48
2OE
47
1A0
46
1A1
45
GND
44
1A2
43
1A3
42
V
CC
41
2A0
40
2A1
39
GND
38
2A2
K
J
H
G
F
E
D
C
B
A
球A1
1 2 3 4 5 6
索引区
001aaa196
16244
GND
10
2Y2
11
2Y3
12
3Y0
13
3Y1
14
GND
15
3Y2
16
3Y3
17
V
CC
18
4Y0
19
4Y1
20
GND
21
4Y2
22
4Y3
23
4OE
24
mna706
16244
37
2A3
36
3A0
35
3A1
34
GND
33
3A2
32
3A3
31
V
CC
30
4A0
29
4A1
28
GND
27
4A2
26
4A3
25
3OE
Fig.1引脚配置SSOP48和TSSOP48 。
图2引脚配置VFBGA56 。
2003 08年12月
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