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Vitesse公司

半导体公司

先期产品信息

VSC7186

特点

四个完整的收发器功能于一体的IC

全千兆以太网（ IEEE 802.3z支持）合规性

引脚兼容安捷伦HDMP - 1686A

5伏容错TTL输入

使用参考时钟锁存发送数据

1/10

或者1/20

波特率恢复时钟

通用本地环回控制

四收发器

千兆以太网

一个逗号检测启用

电缆均衡的接收器

自动锁定到参考

JTAG访问端口

2kV的ESD保护所有引脚

3.3V电源， 2.67 W（最大值）功耗

208引脚， 23毫米BGA封装

概述

该VSC7186是一款四通道千兆以太网收发器IC 。每四个发射机具有10位宽

公交车，在125 MHz时，它接受的8B / 10B编码发送的字符和序列化数据到高运行

在1.05和1.36 Gb / s的速率之间的高速差分输出。发送的数据必须被同步到

参考时钟。每个接收机采样串行接收数据，恢复时钟和数据，反序列化到10位

接收字符，输出恢复时钟和检测“逗号”字。该VSC7186包含片上

PLL电路合成的波特率发送时钟和提取的时钟从接收到的串行

流。

VSC7186框图（ 1 4通道）

RXI （ 0 ： 9 ）

串行

Q并行D

时钟

恢复

÷10

单位

SI +

SI-

RCM

RCi1

RCi0

SYNI

SYNC

环

逗号

检测

SEL

÷10/

÷20

TXI （0 ：9）

并行

串行

SO +

SO-

RFC1

CAP0

CAP1

时钟

乘

单位

x10

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功能说明

符号

在本文档中，四个信道被确定为信道0 ，1，2或3，当讨论一个信号

于任何特定的信道，该信号将具有嵌在名字的通道号，即“ T 3 （0： 9）” 。当

参照其用于在四个信道的信号的共同行为，符号“ i”被使用。

差动信号，即SOI +和SOi- ，可以称为一个信号，即SOI ，滴加参考

的“+”和“ - ” 。

时钟合成器

该VSC7186时钟乘法器单元（ CMU ）乘以规定的RFC1参考频率

由10个输入以实现1.05和1.36千兆赫之间的波特率时钟。该RFC1输入为TTL 。片上PLL

使用一个外部0.1uF的电容，连接CAP0和CAP1之间，控制环路滤波器。这

电容器应该是一个多层陶瓷电介质，或更好，具有至少一个5V的工作电压额定值和一

良好的温度系数，即，非营利组织是优选的，但X7R是可以接受的。这些电容是用来

尽量减少共模噪声对时钟乘法器单元的影响，特别是电源噪声。

高容值的电容提供系统更好的鲁棒性。 NPO是首选，因为如果X7R电容器

使用时，电源噪声的灵敏度将随温度而变化。

为了获得最佳的抗噪性能，设计者可以使用三电容器电路与一个差分电容

CAP0和CAP1之间，C1 ，电容器从CAP0到地面，C2和从CAP1一个接地电容，

C3 。较大的值是更好，但0.1uF的是足够的。然而，如果设计人员不能使用3电容电路，

单个差分电容C1是足够的。这些组件应该从嘈杂的痕迹被隔离。

图1 ：环路滤波电容（电路最佳）

CAP0

VSC7186

CAP1

C1 = C2 = C3 = >0.1uF

多层陶瓷

表面贴装

NPO （首选的）或X7R

5V工作电压额定值

串行器

该VSC7186接收TTL输入数据作为在Ti四个并行10位的字符（0 ：9）公共汽车它们是

锁存到RFC1的上升沿输入寄存器。 10位并行传输字符将是

序列化并在波特率位的TiO （有点）和Transmit的SOI +/-差分PECL输出传输

特德第一。用户数据应采用的8b / 10b的或等效的代码进行编码。映射到10B编码位

命名法和发送顺序如下所示，沿与所识别的逗号图案。

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表1 ：传输顺序和10B字符映射

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数据位

10B位的位置

逗号字符

时钟恢复

该VSC7186接受来自所选源差分高速串行输入（无论是PECL SII +/-

销或内部SOI +/-数据），提取时钟和重新定时的数据。均衡器被包括在接收器

打开该数据眼和补偿码间干扰（ISI ），其可存在于进入的

数据。串行比特流应当被编码，以便提供直流平衡和有限的行程长度由图8b / 10b的

编码方案。数字时钟恢复单元（ CRU ）是完全单一的，不需要外部

组件。对于正确的操作，波特率的数据流要恢复的，应在200 ppm的

的10倍与REF的频率。例如，千兆位以太网系统使用125MHz的振荡器的+/-

100ppm的精度造成+/- 200ppm的VSC7186对之间。

解串器

将回收的串行比特流被转换成一个10位的并行输出字符。该VSC7186提供

互补TTL恢复时钟， RCi0和RCI1 ，在二十分之一的串口波特率，如果RCM =低，

或在十分之一的串行波特率单个时钟，就RCI1只，如果RCM =高。通过生成的时钟

分频高速时钟恢复其相位锁定到该串行数据。该串行数据是

重新定时，反串行化并输出关于日（0 ：9）。

如果串行输入数据不存在，或不符合规定的波特率， VSC7186将继续

产生一个恢复的时钟，以便下游逻辑可继续起作用。该RCi0 / RCI1输出频率

在这种情况下将不超过± 1％的不同于它的预期频率。

字对齐

该VSC7186提供了7位逗号字符识别和数据字对齐。字同步

被认定SYNC HIGH在所有通道启用。同步启用后，接收器检

恢复的串行数据的“逗号”模式的存在。此模式是“ 0011111XXX ”，其中

前导零对应于第一比特接收。逗号序列中不包含任何正常的8B / 10B

编码数据字符或对相邻的字符。这种情况只发生在特殊字符，被称为K28.1 ，

K28.5和K28.7 ，其被定义为同步的目的。不当逗号对齐被定义为

任何满足下列条件：

1）逗号不是10位传输字符内对准，使得日（ 0..6 ）=“ 0011111 ” 。

2 ）逗号横跨两个10位传输字符之间的边界。

3）逗号正确对齐而发生在接收的过程中的上升沿呈现

RCi0而不是RCI1 。

当未正确对齐的逗号遇到，所恢复的时钟被拉伸时，从不slivered ，使

逗号字符和恢复时钟是否正确对准日（ 0 ： 9 ）。这导致正确的字符和

字对齐。当响应于一个正确对齐的逗号图案的并行数据排列变化，

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这将之前已经逗号字符呈现的并行输出端口上的数据，以及可能的

逗号字符本身，可能会丢失。逗号字符的可能的损失是依赖于数据的，根据本

在调整的相对变化。数据以逗号字符以后永远正确输出和prop-是

erly对齐。

在遇到一个逗号， SYNI驱动为高电平。该SYNI脉冲同时出现

用逗号字符，并具有持续时间等于该数据。该SYNI信号被定时，使得它可以的Cap-

上RCI1的上升沿捕获的原始图像由邻接的协议逻辑。同步功能波形

在图1中给出的第一个K28.5示出在检测到逗号的情况，但它未对准，以便改变

在输出数据对准是必需的。需要注意的是之前最多三个字符的逗号字符可能

在调整过程中损坏。第二K28.5示出的情况下，当一个逗号检测和无

相位调整是必要的。这说明相对于逗号字符的SYNI脉冲的位置

り（0 ：9）。

图2 ：对齐和对齐K28.5字符

（ RCM LOW ）

（ RCM高）

SYN

(0:9)

数据

腐败

K28.5

Data1

Data2

Data3

K28.5

错位逗号：拉伸

排列逗号

环回操作

环回操作由环状线控制。当此线为高电平，输出的高速

在每一个四个通道的串行数据在内部环回该通道的高速串行接收机

部分。这提供了在电路独立于传输介质的检测能力。

JTAG访问端口

一个JTAG端口的访问提供协助板级测试。通过这个端口引脚最多可接

或控制的所有TTL输出可以是三态。的JTAG功能，此设备上的完整描述是

可在“ VSC7186 JTAG访问端口的功能” 。电路设计专为HDMP - 1686A

将自动禁用JTAG端口。本数据表中的引脚表显示了正确的连接

无论是HDMP - 1686A仿真或JTAG功能（括号内）。

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AC特性

图3 ：发送时序波形

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RFC1

TXI （0 ：9）

10位数据

数据有效

+/- SOI

LAT

RFC1

表2 ：发送AC特性

参数

SDR

SDF

LAT

描述

德州仪器（ 0 ： 9 ）设置时间上升

RFC1边缘

钛（0： 9 ）之后的保持时间

RFC1的上升沿

TI + /性Ti-上升和下降时间

从上升沿延迟

RFC1到的TiO出现在SO

位0I

民

1.5

1.0

—

7BC +

0.66ns

典型值

—

最大

—

300

7BC +

1.46ns

单位

NS 。

ps的。

注意：

条件

测得的有效数据之间

钛的电平（0： 9）的1.4V点

RFC1

20％至80 ％，75欧姆负载到Vdd /

2 ，测试以抽样方式

BC =位时钟

NS =纳秒

发射机输出抖动

随机抖动（ RMS）

串行数据输出确定性

抖动（峰峰值）

—

ps的。

测量SO +/- ， 1西格玛

50％的交叉角偏差

IEEE 802.3z支持38.68条，测试

以抽样方式

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