V58C3643204SAT
高性能
3.3伏2M ×32 DDR SDRAM
4× 512K ×32
初步
CILETIV LESOM
系统频率（F
CK
)
时钟周期时间（T
CK3
)
时钟周期时间（T
CK4
)
45
225MHz
50
200兆赫
5纳秒
55
183兆赫
5.5纳秒
60
166兆赫
6纳秒
4.5纳秒
特点
s
4银行X 512K ×32的组织
s
与系统的高速数据传输速率
频率高达225 MHz的
s
用于控制数据写入面膜（ DM ）
s
由BA0 & BA1控制四家银行
s
可编程CAS延时： 3,4
s
可编程的缠绕顺序：顺序
或交织
s
可编程突发长度：
2，4， 8个全页顺序类型
2，4， 8个全页为交错型
s
自动和控制预充电命令
s
挂起模式和掉电模式
s
自动刷新和自刷新
s
刷新间隔： 2048次/ 16ms的
s
可提供100引脚TQFP
s
SSTL - 2兼容的I / O
s
双倍数据速率（ DDR ）
s
双向数据选通（DQS ），用于输入和
输出数据，有源上两边缘
s
片DLL对齐DQ和DQS与过渡
CLK转变
s
差分时钟输入CLK和CLK
s
电源3.3V ± 0.3V
描述
该V58C3643204SAT是四银行DDR
DRAM被划分为4个音库x 512K X 32。
V58C3643204SAT实现高速数据
通过采用芯片架构的传输速率是
预取多个位，然后同步
数据输出到系统时钟
所有的控制，地址的，电路是同步的
的发布用的外部支持的正边沿
合股时钟。 I / O事务是可能的两个
DQS的边缘。
操作四个存储体中跨
时尚阔叶允许随机访问操作
发生在更高的速率比用标准
DRAM的。一个顺序和无缝数据速率POS-
sible根据突发长度， CAS延迟和
该设备的速度等级。
设备使用图
操作
温度
范围
0 ° C至70℃
包装外形
100引脚TQFP
CLK的周期时间（纳秒）
-45
动力
-60
-50
-55
标准。
L
温度
标志
空白
V58C3643204SAT 1.4修订版2001年8月
1
V58C3643204SAT
框图
列解码器
感测放大器&我（ O）总线
列解码器
感测放大器&我（ O）总线
列解码器
感测放大器&我（ O）总线
BANK 0
银行1
2银行
列解码器
感测放大器&我（ O）总线
RAS
CAS
WE
CLK ， CLK
DLL
频闪
将军
数据选通
的DQ
V58C3643204SAT 1.4修订版2001年8月
2
DM0-DM3
CKE
CLK
CLK
CS
CILETIV LESOM
列地址
A0 - A7 ， AP ， BA0 ， BA1
行地址
A0 - A10 ， BA0 ， BA1
列地址
计数器
列地址
卜FF器
行地址
卜FF器
行解码器
存储阵列
行解码器
存储阵列
行解码器
存储阵列
512K ×32
512K ×32
512K ×32
输入缓冲器
输出缓冲器
DQ
0
-DQ
刷新计数器
行解码器
存储阵列
3银行
512K ×32
控制逻辑&定时发生器
V58C3643204SAT
顶视图
80
79
78
77
76
75
74
73
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
DQ29
VSSQ
DQ30
DQ31
VSS
VDDQ
N.C
N.C
N.C
N.C
N.C
VSSQ
俄罗斯足协
的DQ
VDDQ
VDD
DQ0
DQ1
VSSQ
DQ2
81
82
83
84
85
86
87
88
89
90
91
92
93
94
95
96
97
98
99
100
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
1
2
3
4
5
6
7
8
9
51
50
49
48
47
46
45
44
43
A8(AP)
VDDQ
VDDQ
VDDQ
VDDQ
VSSQ
VSSQ
VSSQ
VREF
DQ28
DQ27
DQ26
DQ25
DQ24
DQ15
DQ14
DQ13
DQ12
DQ11
DQ10
VDD
DM3
DM1
MCL
CKE
DQ9
DQ8
VSS
CLK
CLK
DQ3
DQ4
DQ5
DQ6
DQ7
DM0
DQ16
DQ17
DQ18
DQ19
DQ20
DQ21
DQ22
DQ23
DM2
VSS
CAS
VDDQ
VSSQ
VDDQ
VSSQ
VDDQ
VDD
VSSQ
引脚名称
CLK ， CLK
CKE
CS
RAS
CAS
WE
的DQ
A
0
–A
10
BA0 ， BA1
差分时钟输入
时钟使能
芯片选择
行地址选通
列地址选通
写使能
数据选通（双向）
地址输入
BANK SELECT
DQ
0
-DQ
7
DM0-DM3
V
DD
V
SS
V
DDQ
V
SSQ
NC
VREF
俄罗斯足协
数据输入/输出
数据屏蔽
电源（ 3.3V ± 0.3V ）
地
电源的I / O （ + 2.5V ）
地面的I / O
没有连接
参考电压输入
留作将来使用。
V58C3643204SAT 1.4修订版2001年8月
3
VDDQ
RAS
BA1
BA0
WE
CS
CILETIV LESOM
100引脚TQFP
引脚配置
A7
A6
A5
A4
VSS
A9
N.C
N.C
N.C
N.C
N.C
N.C
N.C
N.C
A10
VDD
A3
A2
A1
A0
100引脚TQFP
20× 14毫米
2
42
41
40
39
38
37
36
35
34
33
32
31
0.65毫米引脚间距
V58C3643204SAT
CILETIV LESOM
针
CLK
CLK
CKE
信号引脚说明
TYPE
输入
信号
脉冲
极性
积极
EDGE
功能
系统时钟输入。除了DQS和话语标记所有输入进行采样上升沿
的CLK 。
输入
水平
高电平有效激活CLK信号为高电平时，并停用CLK信号为低电平时，使
启动或者掉电模式，挂起模式，或自刷新模式。
低电平有效CS使指令译码器时低，禁用命令解码器时，
高。当指令译码器被禁用，新的命令将被忽略，但以前
行动仍在继续。
活性低时采样时钟， CAS ， RAS的正上升沿和WE定义
命令由SDRAM中执行。
为高电平为在两端进行数据的输入和输出。
中心对准到输入数据
边缘对齐，以输出数据
—
在一个银行激活指令周期， A0 -A10定义的行地址（ RA0 - RA10 ）
当在时钟上升沿采样。
在读或写命令周期中， A0 -一个定义的列地址（ CA0 -CAN）
当在时钟上升沿采样。区域CAn取决于从SDRAM组织：
2M ×32 SDRAM区域CAn = CA7 （页）
除了列地址，A8用于调用autoprecharge操作在
脉冲串的末尾读或写周期。如果A8为高， autoprecharge选择和BA0 ， BA1
定义要预充电的银行。如果A8低， autoprecharge被禁用。
在一个预充电命令周期，A8 （= AP）功能结合使用BA0和BA1
到哪家银行（ S）控制预充电。如果A10很高，所有四家银行将预充电
同时，无论BA0和BA1的状态。
CS
输入
脉冲
RAS ， CAS
WE
的DQ
输入
脉冲
输入/
产量
脉冲
A0 - A10
输入
水平
BA0,
BA1
DQX
输入
水平
—
选择哪家银行是活跃。
输入/
产量
输入
水平
—
数据输入/输出引脚以相同的方式进行操作在常规的DRAM 。
DM0-DM3
脉冲
活跃的高写入模式， DM具有零延迟和允许输入作为一个字面具
如果是较低的，但块的写操作，如果是高数据要写入。
电源和地的输入缓冲器和核心逻辑。
VDD ， VSS供应
VDDQ
VSSQ
VREF
供应
—
—
对于输出缓冲隔离电源和接地，以提供改进的噪音
免疫力。
SSTL参考电压输入
输入
水平
—
V58C3643204SAT 1.4修订版2001年8月
4
V58C3643204SAT
可以通过让列地址A发出的自动预充电操作
8
高一的时候读或写的COM
命令发出。如果A
10
低一个读或写命令发出时，再进行正常读或写突发OP-
关合作执行与银行在完成脉冲串序列的保持有效。当汽车
预充电命令被激活，激活银行自动开始预充电尽早
在读或写周期的时刻，一旦吨
RAS
（分钟）的关系。
阅读与自动预充电
如果启动了读与自动预充电命令后， DDR SDRAM将进入预充电操作
从突发读周期的最后一个数据测定N-二时钟周期，其中N是等于CAS延迟亲
编程到器件中。一旦autoprecharge操作已经开始，该行不能被激活之前，
最小预充电时间（t
RP
）已得到满足。
CILETIV LESOM
T0
T1
CK ， CK
命令
的DQ
DQ
BA
自动预充电操作
阅读Autoprecharge时间
（ CAS延时= 2 ，突发长度= 4 ）
T2
T3
t
RAS
（分钟）
T4
T5
T6
T7
t
RP
（分钟）
T8
T9
NOP
R W / AP
NOP
NOP
NOP
NOP
NOP
BA
D
0
D
1
D
2
D
3
开始Autoprecharge
最早的A银行重新激活
V58C3643204SAT 1.4修订版2001年8月
5
QQ：2881677436 复制
