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数据表
MOS集成电路
PD720113
USB 2.0集线器控制器
该
PD720113是符合通用串行总线（ USB ）规范修订版USB 2.0集线器设备
2.0工程和高达480 Mbps 。兼容USB 2.0收发器集成了对上游和下游的所有端口。
该
PD720113工作向后兼容任何时候的下游端口中的任何一个都连接到USB 1.1
兼容设备时，或在上游端口被连接到USB 1.1兼容的主机。
详细的功能说明在下面的用户手册。请务必在设计前阅读本手册。
PD720113用户手册： S16619E
特点
符合通用串行总线规范修订版2.0 （数据传输率1.5 / 12 / 480Mbps的）
通过USB实施者论坛的认证，并授予了USB 2.0高速标志
高速或全速数据包协议编曲的端点0/1
7 （最大）下行端口
所有下行端口可处理高速（ 480 Mbps）的全速（ 12 Mbps）和低速（1.5
Mbps）的交易。
支持拆分事务处理全速和低速交易的下行端口时，
集线器控制器工作在高速模式。
每个轮毂和一个事务翻译支持四种非周期缓冲
支持自供电模式
支持过流检测与个人或伙同功率控制
支持可配置的供应商ID ，产品ID ，字符串描述符和其他外部串行ROM
支持单个端口上的“不可移动”归属
使用30 MHz的震荡器，或时钟输入
2.5 V和3.3 V电源供电
本文档中的信息如有更改，恕不另行通知。使用本文档，请前
证实，这是最新版本。
并非所有的产品和/或型号都向每个国家供应。请与NEC电子签
销售代表查询产品供应及其他信息。
一号文件S16618EJ3V0DS00 （第3版）
发布日期2005年3月NS CP （N ）
日本印刷
商标
表示主要修改点。
2003
PD720113
订购信息
产品型号
包
80引脚塑封TQFP （细间距） （ 12
×
12)
80引脚塑封TQFP （细间距） （ 12
×
12)
无铅产品
备注
PD720113GK-9EU
PD720113GK-9EU-A
框图
到主机/集线器
下游
面对港
上游端口
UP_PHY
CDR
SERDES
UPC
FS_REP
SIE_2H
ALL_TT
F_TIM
EP1
EP0
外
串行ROM
CDR
DP(1)_PHY
下行端口＃ 1
DP(2)_PHY
到集线器/功能
上游端口
到集线器/功能
上游端口
到集线器/功能
上游端口
到集线器/功能
上游端口
到集线器/功能
上游端口
到集线器/功能
上游端口
到集线器/功能
上游端口
ROM的I / F
下行端口＃ 2
DP(3)_PHY
下行端口＃ 3
DPC
APLL
DP(4)_PHY
下行端口＃ 4
X1_CLK/X2
OSB
DP(5)_PHY
下行端口＃ 5
DP(6)_PHY
下行端口＃ 6
DP(7)_PHY
下行端口＃ 7
CSB （7： 1）
PPB （7： 1）
2
数据表S16618EJ3V0DS
PD720113
APLL
ALL_TT
：产生集线器的所有时钟。
：翻译的高速交易（交易分）全/低速设备
全/低速交易。
ALL_TT缓冲从数据传送任
上行或下行方向。对于OUT事务， ALL_TT缓冲区数据
上游端口和速度之后，将其送出到下行端口
从高速转变到全/低速。对于IN事务， ALL_TT缓冲
从下游端口的数据并将其发送到上行方向的风口
从全/低速速度转换到高速。
CDR
DPC
DP （ n）的_PHY
EP0
EP1
F_TIM （帧定时）
：数据&时钟恢复电路
：下行端口控制器处理端口复位，启用，禁用，暂停和
简历
：下行收发器支持高速（ 480 Mbps）的全速（ 12 Mbps）和
低速（ 1.5 Mbps）的交易
：端点0控制器
：端点1控制器
：通过使用设置在上游侧接收到的微SOF管理集线器的同步
端口，并产生当全/低速设备连接到SOF包
下行端口。
FS_REP
OSB
ROM的I / F
SERDES
SIE_2H
UP_PHY
UPC
：全速/低速中继器启用时，
PD720113是在全速工作
模式
：振荡器模块
：接口外部串行ROM块，其中包含用户自定义的描述符
：串行器和解串
：串行接口引擎（ SIE ）控制USB2.0和1.1协议编曲。
：上游收发器支持高速（ 480 Mbps）的全速（ 12 Mbps）的
交易
：上行端口控制器处理挂起和恢复
数据表S16618EJ3V0DS
3
PD720113
引脚配置（顶视图）
80引脚塑封TQFP （细间距） （ 12
×
12)
PD720113GK-9EU
PD720113GK-9EU-A
80
V
DD33
V
DD25
V
SS
DM6
DP6
V
DD33
V
SS
DM7
DP7
V
SS
V
DD25
V
SS
TEST
SCAN_MODE
V
SS
LPWRM
EXROM_EN
SCL
SDA / GANG_B
V
SS
1
DP5
DM5
V
SS
V
DD25
DP4
DM4
V
SS
V
DD25
V
SS
V
DD33
DP3
DM3
V
SS
V
DD33
DP2
DM2
V
SS
V
DD25
DP1
DM1
75
70
65
61
60
V
DD33
RPU
V
SS
V
DD25
DPU
DMU
V
SS
V
DD33
V
DD25
V
SS
AV
DD
AV
SS
AV
DD
AV
SS
(R)
RREF
AV
SS
V
DD25
X2
X1_CLK
V
SS
5
55
10
50
15
45
20
21
25
30
35
40
41
4
V
DD33
CSB7
PPB7
CSB6
PPB6
CSB5
PPB5
CSB4
V
SS
V
DD25
PPB4
CSB3
PPB3
CSB2
PPB2
CSB1
PPB1
SYSRSTB
VBUSM
V
DD33
数据表S16618EJ3V0DS
PD720113
PIN号
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
引脚名称
V
DD33
V
DD25
V
SS
DM6
DP6
V
DD33
V
SS
DM7
DP7
V
SS
V
DD25
V
SS
TEST
SCAN_MODE
V
SS
LPWRM
EXROM_EN
SCL
SDA / GANG_B
V
SS
PIN号
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
引脚名称
V
DD33
CSB7
PPB7
CSB6
PPB6
CSB5
PPB5
CSB4
V
SS
V
DD25
PPB4
CSB3
PPB3
CSB2
PPB2
CSB1
PPB1
SYSRSTB
VBUSM
V
DD33
PIN号
41
42
43
44
45
46
47
48
49
50
51
52
53
54
55
56
57
58
59
60
引脚名称
V
SS
X1_CLK
X2
V
DD25
AV
SS
RREF
AV
SS
(R)
AV
DD
AV
SS
AV
DD
V
SS
V
DD25
V
DD33
V
SS
DMU
DPU
V
DD25
V
SS
RPU
V
DD33
PIN号
61
62
63
64
65
66
67
68
69
70
71
72
73
74
75
76
77
78
79
80
引脚名称
DM1
DP1
V
DD25
V
SS
DM2
DP2
V
DD33
V
SS
DM3
DP3
V
DD33
V
SS
V
DD25
V
SS
DM4
DP4
V
DD25
V
SS
DM5
DP5
备注
AV
SS
（R ），应使用通过2.43 kΩ的1 ％精密基准电阻连接RREF 。
数据表S16618EJ3V0DS
5
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