TSPC603R
介绍
该603R是一款低功耗的实现降低了PowerPC微处理器系列的
指令集计算机（RISC）微处理器。该603R实现的32位部
PowerPC体系结构，它提供32位有效地址， 8个整数数据类型，
16位和32位，以及浮点数据类型的32和64位。对于64位的PowerPC微处理器的
处理机， PowerPC架构提供了64位的整数数据类型， 64位寻址，并
所需的其他功能，完成64位架构。
该603R提供了四种软件控制的省电模式。三种模式的（在
小睡，打盹和睡眠模式）是静态的，并且逐步减少的量
功率处理器消散。第四个是一个动态的电源管理模式
使功能单元中的603R ，自动进入一个低功耗模式，当
功能单元处于闲置状态，而不会影响运行性能，软件的执行，或者
外部硬件。
该603R是能够发出和退休多达三个指令的超标量处理器
每个时钟系统蒸发散。指令可以执行乱序，以提高性能;然而，该
603R使得完成显示顺序。
在603E集成5执行单元，整数单元（IU） ，浮点单元（FPU） ，一
转移处理单元（ BPU ） ，加载/存储单元（ LSU），和一个系统寄存器单元（SRU ） 。该
并行执行五个指令的能力和使用简单的指令快速exe-
cution倍，得到高效率和吞吐量603R为基础的系统。大多数整数
指令在一个时钟周期中执行。 FPU的流水线是这样一个单精度多
帘布层加指令可以被发出的每个时钟周期。
该603R提供了独立的芯片， 16K字节， 4路组相联，物理
解决缓存指令和数据以及片上指令和数据存储器管理
精神疾病单元（MMU ） 。在MMU的包含64项，两路组相联，数据和
指令转换旁视缓冲器（ DTLB和ITLB ）提供支持
按需分页的虚拟内存地址转换和可变大小的块翻译。该
的TLB和高速缓存的使用最近最少使用（LRU）替换算法。该603R还支持一
端口通过使用两个独立的指令和数据块的块地址转换
地址转换（ IBAT和DBAT ）各4项阵列。有效地址
用块在翻译过程中的BAT阵列中的所有4项同时进行比较。在
根据PowerPC体系结构中，如果有效地址命中两个TLB中和
BAT阵列，蝙蝠翻译优先。
该603R具有可选32位或64位数据总线和32位地址总线。该603R接口
协议允许多个主机通过一个中央的外部竞争系统资源
仲裁者。该603R提供了支持独家，作案三态一致性协议
田间和无效的缓存状态。该协议作为MESI的兼容子集
（修改/独家/共享/无效）四种状态的协议，工作连贯的系统
包含四种状态的缓存。该603R支持单拍和内存突发数据传输
访问，并支持内存映射I / O 。
该603R采用了先进的0.29微米5层金属CMOS工艺技术和维护
与TTL器件全接口的兼容性。
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