F
EATURES
基于SPARC V7高性能RISC架构整数单元
优化整合六十四分之三十二位浮点单元
片上外设
- EDAC和奇偶校验发生器和校验器
- 存储器接口
片选信号发生器
等待状态产生
存储器保护
- DMA仲裁器
- 定时器
通用定时器（ GPT ）
实时时钟定时器（ RTCT ）
看门狗定时器（ WDT ）
- 中断控制器与5外部输入
- 通用接口（ GPI ）
- 双UART
速度优化的代码RAM接口
8位或40位引导PROM （闪存）接口
IEEE 1149.1测试访问端口（ TAP）的调试和测试目的
全静态设计
性能： 12 MIPS / 3 MFLOPS （双精度）在SYSCLK = 15MHz的
核心功耗： 0.3W典型值。在12的MIP
经营范围： 3.15V到3.45V -55 ° C至+ 125°C
经测试可达总剂量为300 Krds （ SI ）根据toMIL STD 883方法1019
无单粒子闩锁低于80兆电子伏/毫克/平方厘米的LET阈值
2
单事件翻转比错误率更好：
- 2 E - 7错误/分量/日在GEO轨道
- 5 E- 5错误/分量/天， LEO轨道（ 53 ° 1000公里）
质量等级： ESCC和QMLQ或V带5962-03246
包装： 256 MQFPF ;裸模
低电压
抗辐射32位
SPARC
嵌入式
处理器
TSC695FL
描述
该TSC695FL （ ERC32单芯片）是一款高度集成，高性能的32位
RISC嵌入式处理器实现SPARC V7架构规范。它
已开发与ESA （欧洲航天局）的支持，
提供了嵌入式领域应用的一个完整的开发环境。
所述处理器使用爱特梅尔为0.5μm耐辐射（制造 300
KRADs （Si）的）的CMOS增强处理（ RTP） 。它可以在低电压下，以优化操作
得到优化的功耗（见数据表TSC695FL ） 。它已被专门设计
空间，因为它具有片上并发瞬时和永久的错误检测。
该TSC695FL包括一个片上整数单元（ IU ） ，浮点单元（ FPU ） ，一
内存控制器和DMA仲裁器。用于实时应用中， TSC695FL
提供了高安全性监视，两个定时器，一个中断控制器，并行和串行
接口。容错是通过奇偶校验内部/外部总线和支持
EDAC的外部数据总线上。设计是一个支持高度可测试
片上调试器（ OCD ） ，并通过JTAG接口的边界扫描。
该TSC695FL是一个狭窄的3.3V偏置进行选择TSC5695F的
电压范围（± 0.15V ） ，因此，本说明书中，可以仅由产品遇到
售罄物业作为TSC695FL 。其中计算能力不是关键因素，它允许一个dra-
马蒂奇功耗降低（70％） 。
牧师4204C - AERO - 5月5日
TSC695FL
信号
OE
BUFFEN
DDIR
DDIR
IOSEL [3 ：0]的
IOWR
EXMCS
BUSRDY
BUSERR
DMAREQ
DMAGNT
DMAAS
DRDY
IUERR
CPUHALT
SYSERR
SYSHALT
Sysav公司
NOPAR
INULL
INST
FL USH
迪亚
RTC
RXA / RXB
TXA / TXB
GPI [7 ：0]的
GPIINT
EXTINT [4 ：0]的
EXTINTACK
IWDE
EWDINT
WDCLK
CLK2
系统时钟
RESET
SYSRESET
TMODE [1 ：0]的
DEBUG
TCK
TRST
TMS
TDI
TDO
VCCI / VSSI
VCCO / VSSO
TYPE
O
O
O
O
O
O
O
I
I
I
O
I
O
O
O
O
I
O
I
O
O
O
O
O
I
O
I / O
O
I
O
I
I
I
I
O
O
I
I
I
I
I
I
I
O
低
高
低
低
高
高
高
高
活跃
低
低
高
低
低
低
低
低
低
低
低
高
低
低
低
低
低
高
低
高
高
高
高
高
描述
存储器输出使能
数据缓冲启用
数据缓冲区的方向
数据缓冲区的方向
I / O芯片选择
I / O和交换存储器写选通
交换内存芯片选择
公交就绪
总线错误
DMA请求
DMA补助
DMA地址选通
数据在DMA访问做好准备
IU错误
处理器（ IU & FPU）停止和冻结
系统错误
系统停机
系统的可用性
无奇偶校验
整数单元无效循环
取指令
FPU指令冲洗
延时指令废止
实时时钟计数器输出
接收数据UART 'A '和' B'
数据传输UART 'A '和' B'
GPI输入/输出
GPI中断
外部中断
外部中断响应
内部看门狗启用
外部看门狗输入中断
看门狗时钟
倍频时钟
系统时钟
复位输出
系统输入复位
工厂测试模式
软件调试模式
测试（ JTAG ）时钟
测试（ JTAG ）复位
测试（ JTAG ）模式选择
测试（JTAG）数据输入
测试（JTAG）数据输出
主要内部动力
输出驱动器电源
输出缓冲器： 400 pF的
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
用于检查的执行
IU阶段
指令流水线
-
输入触发
-
输入触发
-
输入触发
-
-
输入触发
-
-
-
-
输入触发
功能模式= 00
-
-
引体向上
≈
37 k
引体向上
≈
37 k
引体向上
≈
37 k
-
-
-
注意：
如果没有指定，输出缓冲器类型为150 pF的，输入缓冲区类型为TTL 。
3
4204C–AERO–05/05
系统架构
该TSC695FL是只需要存储器被用作嵌入式处理器和
要添加的应用程序特定的外围设备，以形成一个完整的机载计算机。所有
其它系统支持功能是由核心提供。
图2中。
基于TSC695FL系统架构
DMA单元
斧[31：0 ]
XTD PROM
XCHG纪念品
引导PROM
主
当地
内存
胶
逻辑
XTD RAM
I / O 0
to
I / O 3
DPAR
DMAGNT
DMAREQ
DMAAS
XTD I / O
（ BUFFEN ， DDIR ）
XTD一般
MEMCtrl
FPU
内存
接口
RA [31：0 ]
CB [6：0 ]
（ ROMCS ， EXMCS ， IOSEL [ 3 ： 0 ] ， MEMWR ， IOWR ， OE ， BUSRDY ， ... ）
RAMCtrl
（ MEMCS [ 9 ： 0 ] ， MEMWR ， OE ）
系统时钟
ALE
内存
内存
DMA
A[31:0]
IU
DMA
D[31:0]
（ 0 WS ）
外设
用户
应用
TSC695FL
4
TSC695FL
4204C–AERO–05/05
TSC695FL
P
RODUCT
D
ESCRIPTION
整数单元
的IU被设计为高度可靠的空间和军事应用中，并包括
用于误差检测的支持。在RISC架构使得创建一个处理器
能的速率接近每个处理器时钟一个指令执行指令
可能。
实现执行的这样的速度，在国际单位采用4级指令流水线是
允许多条指令的并行执行。
取 - 处理器输出指令地址获取指令。
解码 - 该指令被放置在指令寄存器，译码。该
处理器读出从寄存器文件中的操作数，并计算下一个
指令地址。
执行 - 该处理器执行该指令，并将结果保存在临时
寄存器。待定陷阱的优先级和内部陷阱在这个阶段服用。
写 - 如果没有陷阱发生时，处理器将结果写入到目的寄存器。
所有四个阶段并行操作，工作在高达一次四个不同的指令。一
基本的“单周期”指令进入流水线，并在完成四个周期。
通过它到达了写入阶段的时间， 3以上指令已经进入，并且
通过它背后的管道移动。所以，前四个周期后，一个单周期
指令退出流水线和一个单周期指令进入每一流水线
周期。当然， “单周期”的指令实际上有四个周期来完成，但
它们被称为一个周期，因为这种类型的指令的处理器可以的COM
最初的4周期的延迟之后，完整的每个周期执行一条指令。
浮点单元
该FPU旨在提供执行单精度和双精度浮点
指令同时执行的，由IU整数指令。该FPU是
兼容的ANSI / IEEE -754 （1985）浮点标准。
该FPU是专为高可靠性的空间和军事应用，以及
包括并发错误检测和可测试性支持。
该FPU采用了4级指令流水线，取指，译码，执行和
编写阶段（ F，D ， E和W） 。取单元捕捉到的指令和他们的地址
从数据和地址总线。解码单元包含逻辑的悬空解码
荷兰国际集团，浮点指令的操作码。执行单元处理所有指令执行。该
执行单元包括浮点队列（FP队列），其中包含存储悬空
荷兰国际集团点下运行，并执行他们的地址（ FPop ）的说明。该
执行单元控制所述负载单元，所述存储单元，并且所述数据通路单元。该FPU
取决于国际单位来访问所有地址和控制信号，用于存储器存取。
浮点加载和存储与IU ，它提供了一起执行
地址和控制信号而FPU的用品或存储的数据。指令
取整数和浮点指令由IU提供。
该FPU提供了三种类型的寄存器：F寄存器（FSR）和FP队列。在FSR
是一个32位的状态和控制寄存器。它保持的舍入模式的轨道，浮点
圈闭类型，队列状态，状态代码，以及各种IEEE异常信息。该
浮点队列包含当前正在执行的浮点指令，
连同其相应的地址。
5
4204C–AERO–05/05
QQ：2881677436 复制
