TP3064 TP3067 ''增强''串行接口CMOS CODEC过滤COMBO
1991年10月
TP3064 TP3067
''增强''串行接口
CMOS CODEC过滤COMBO
概述
该TP3064 (M -法)和TP3067 ( A律)是单片
PCM编解码滤波器利用AD和DA转换
所示的体系结构
图1
和一个串行PCM接口
该器件采用美国国家半导体的先进dou-捏造
BLE -聚CMOS工艺( microCMOS )
类似TP305X系列,这些器件还具有一个附加
tional接收功率放大器提供推挽的天平
高级输出驱动能力的接收增益进行寻址
对于输出电平justed通过两个外部电阻手段
达
g
6 6V横跨600X均衡负载
还包括的是一个模拟环回开关和TS
X
OUT-
放
另请参阅AN- 370 “”技术与编解码器设计
过滤COMBO电路''
特点
Y
Y
Y
Y
Y
Y
Y
Y
Y
COMBO
化
和TRI -STATE
注册美国国家半导体Corpora-商标
Y
完整的编解码器和过滤系统,包括
发送高通和低通滤波
接收低通滤波器与罪X X校正
有源RC噪声滤波器
M-法
或A律编码兼容和解码器
内部精密基准电压源
串行I O接口
内部自动调零电路
接收推挽功率放大器
M-法
TP3064
A律TP3067
专为D3 D4和CCITT应用
g
5V操作
通常较低的工作功耗70毫瓦
省电待机状态下通常为3毫瓦
自动断电
TTL或CMOS兼容的数字接口
最大限度地提高线路接口卡的电路密度
框图
TL 5070 - 1
图1
C
1995年全国半导体公司
TL 5070
RRD - B30M115印制在U S A
连接图
双列直插式封装
塑料芯片载体
TL 5070 - 6
顶视图
订单号TP3064J或TP3067J
见NS包装J20A
订单号TP3064WM或TP3067WM
见NS包装M20B
TL 5070-2
顶视图
订单号TP3064N或TP3067N
见NS包装N20A
订单号TP3064V或TP3067V
见NS包装V20A
引脚说明
符号
VPO
a
GNDA
VPO
b
VPI
VF
R
O
V
CC
FS
R
功能
的接收功率的非反相输出
扩音器
模拟地所有的信号都参考
该引脚
接收功率的反向输出
扩音器
反相输入端接收功率放大器
接收滤波器的模拟输出
正电源引脚V
CC
E A
5V
g
5%
接收帧同步脉冲使
BCLK
R
为PCM数据转变为D-
R
FS
R
是一个
8 kHz的脉冲序列见
图2
和
3
为
时序的详细信息
接收数据输入的PCM数据被移入
D
R
继FS
R
前沿
该位时钟,将数据移入
R
后
在FS
R
领先优势可能会有所不同64千赫
到2 048 MHz的备选可以是一个逻辑
输入它选择
1 536 MHz的1 544 MHz或2048 MHz的频率
在同步模式下主时钟
BCLK
X
同时用于发射和接收
方向(见表I)
接收主时钟必须是1 536 MHz的
1 544 MHz或2048 MHz的可能
异步MCLK
X
但应
同步的MCLK
X
为了获得最好的
性能当MCLK
R
连接
持续低MCLK
X
被选择用于所有
内部时序当MCLK
R
连接
持续高器件上电
下
2
符号
MCLK
X
功能
传输主时钟必须在1 536 MHz的
1 544 MHz或2048 MHz的可能
异步MCLK
R
最好的
性能从实现同步
手术
该位时钟,移出的PCM数据
D上
X
可能会有所不同,从64 kHz至2 MHz的048
但必须是同步的MCLK
X
该三态PCM数据输出,是
财政司司长启用
X
发送帧同步脉冲输入,
启用BCLK
X
对转移出来的PCM数据
D
X
FS
X
在8 kHz的脉冲序列见
图2
和
3
对时序的详细信息
开漏输出,在低脉冲
编码器时隙
模拟环回控制输入必须设置
为逻辑“0”为正常运行时拉
到逻辑“1”的发射滤波器的输入是
来自发射器的输出断开
前置放大器和连接到所述VPO
a
接收功率放大器的输出
发送输入放大器的模拟输出
用于外部设定增益
发送输入放大器的非反相输入
发送输入的非反相输入端
扩音器
负电源引脚V
BB
eb
5V
g
5%
BCLK
X
D
X
FS
X
D
R
BCLK
R
CLKSEL
TS
X
LB琼脂
GS
X
VF
X
I
b
VF
X
I
a
V
BB
MCLK
R
PDN
功能说明
上电
当电源首次加电复位电路initializ-
ES组合
TM
并把它变成一个掉电状态所有
非必要的电路被停用和D
X
VF
R
O
VPO
b
和VPO
a
输出被置于高阻抗状态
给电时的设备的逻辑低电平或时钟必须
施加于MCLK
R
PDN引脚
和
FS
X
和FS或
R
脉冲
必须存在这样2断电控制模式
可第一个是拉MCLK
R
PDN引脚为高电平的
另一种方法是同时按住FS
X
和FS
R
连续输入
该设备将低掉电后约2毫秒
最后FS
X
或FS
R
将发生在第一脉冲电
FS
X
或FS
R
脉冲三态PCM数据输出D
X
将保持在高阻抗状态,直到第二FS
X
脉冲
同步操作
对于同步运行相同的主时钟,位
时钟应同时用于发射和接收二
rections在这种模式下时钟必须施加的MCLK
X
和MCLK
R
PDN端可用作掉电
控制在MCLK低水平
R
PDN上电设备
和高水平的对设备断电。在两种情况下
MCLK
X
将被选择作为主时钟的两个所述
发射和接收电路的时钟位也必须是AP-
合股BCLK
X
与BCLK
R
CLKSEL可以用来
选择合适的内部分频器为1 536的主时钟
兆赫1 544 MHz或2048 MHz的频率1 544 MHz运行
该设备可自动补偿的193个时钟
脉搏每帧
与BCLK的一个固定电平
R
CLKSEL引脚BLCK
X
会
选择为位时钟为发送和接收
指示表I表示操作的频率
它可以根据BCLK的状态来选择
R
CLKSEL在该同步模式的比特时钟BCLK
X
可以是从64千赫至2 048兆赫,但必须同步
理性与MCLK
X
每个FS
X
脉冲开始的编码周期和PCM
从过去的编码周期的数据被移位的出
启用
X
在BCLK的上升沿输出
X
经过8
位时钟周期的TRI-状态D
X
输出被返回到一
高阻抗状态,随着FS
R
脉冲PCM数据是
通过D锁存
R
输入在BCLK的下降沿
X
(或
BCLK
R
如果正在运行) FS
X
和FS
R
必须是同步的
MCLK
个R
表我选择的主时钟频率的
主时钟
频率选择
TP3067
主频
0
1
2 048 MHz的
1 536 MHz或
1 544 MHz的
2 048 MHz的
TP3064
1 536 MHz或
1 544 MHz的
2 048 MHz的
1 536 MHz或
1 544 MHz的
锡永的表现却MCLK
R
应该是同步的
与MCLK
X
这是很容易申请只实现了静态
逻辑电平到MCLK
R
PDN引脚这将自动
连接MCLK
X
所有内部MCLK
R
功能(参见引脚
说明)对于1 544 MHz运行的设备automati-
美云进行补偿的第193个时钟脉冲的每一帧
FS
X
开始,每个编码周期,并且必须是同步的
与MCLK
X
与BCLK
X
FS
R
开始每个解码周期
且必须是同步的BCLK
R
BCLK
R
必须是一个
时钟在表中所示的逻辑电平我不在异步有效
时模式BCLK
X
与BCLK
R
可从64运行
kHz至2 MHz的048
短帧同步操作
组合可以利用任何一个短帧同步脉冲(中
相同TP3020 21编解码器)或一个长帧同步
脉冲刚上电时器件处于短
帧模式在此模式下两个帧同步脉冲FS
X
和
FS
R
必须是一个位时钟周期长,时间关系
在指定的船只
图2
与FS
X
在下跌的高
BCLK的边缘
X
BCLK的下一个上升沿
X
使
D
X
三态输出缓冲器将输出符号位
以下七个上升沿时钟输出剩余
7位和一个下降沿禁止对D
X
产量
与FS
R
BCLK的下降沿期间,高
R
( BCLK
X
in
同步模式) BCLK的下一个下降沿
R
锁存器
在符号位以下7下降沿锁存器中的
7剩余的比特的所有设备都可以利用短帧
同步脉冲的同步或异步操作
模式
长帧同步操作
既要使用长( TP5116A 56编解码器),帧模式
帧同步脉冲FS
X
和FS
R
必须是三个或更多个
位时钟周期,在规定的时序关系
科幻gure 3
基于所述发射帧同步FS的
X
该公
BO会感觉或长或短帧同步脉冲是否
使用对于64千赫兹操作的帧同步脉冲
必须保持低了至少160毫微秒为D
X
三
态输出缓冲器被使能与FS的上升沿
X
或BCLK的上升缘
X
以较迟者为准并附带
第一个位同步输出为符号位以下7
BCLK
X
上升沿时钟输出余下的七位的
D
X
输出由落下BCLK禁用
X
边缘以下
第八上升沿或FS
X
变低者为准
谈到以后的上升沿对接收帧同步脉冲
FS
R
将导致在D中的PCM数据
R
在被锁存于
BCLK的下八下降沿
R
( BCLK
X
同步
模式)的所有设备都可以利用长帧同步脉冲在
同步或异步模式
发射部分
发送部分输入是一个运算放大器以
使用两个外部电阻提供的增益调整
SEE
图4
低噪声和高带宽允许的收益
在整个音频频带超过20dB成为现实
美化版运算放大器驱动RC组成的一个单位增益滤波器
有源前置滤波器和一个8阶开关钙
pacitor带通滤波器,时钟频率是256kHz的输出
此过滤器直接驱动编码器的采样和保持电路
在A D根据是扩型
M-法
( TP3064 )或A律( TP3067 )编码约定的精密度
锡安电压基准修剪制造业亲
韦迪的输入过载(T
最大
标称值为2 5V峰) (见
BCLK
R
CLKSEL
异步操作
对于异步操作,单独的发射和接收
时钟可以应用于MCLK
X
和MCLK
R
必须为2 048
兆赫为TP3067或1 536 MHZ 1 544兆赫的
TP3064的,不一定同步获得最佳transmis-
3
功能说明
(续)
表传输特性)的FS
X
帧同步
脉冲控制滤波器的输出,然后将采样
逐次逼近编码周期开始的8位
码然后被装入缓冲器和移出到D
X
在接下来的FS
X
脉冲编码总延迟将AP-
近因165
ms
(由于发射滤波器)加125
ms
(由于编码延迟),这总计290
ms
任何偏移
电压由于过滤器或比较器被取消的迹象
位整合
接收部分
接收部分由一个扩大其DAC
驱动的第五阶开关电容低通滤波器
时钟频率是256kHz的解码器是A律( TP3067 )或
M-法
( TP3064 )和第5阶低通滤波器校正
罪XX衰减,由于8 kHz的采样保持的
随后是一个二阶RC有源后置滤波器滤波器
凭借其在音频输出
R
接收部分是单位增益
但增益可以通过使用功率放大器一旦被添加
FS的发生
R
在D中的数据
R
输入移入
在接下来的八个BCLK的下降沿
R
( BCLK
X
)围
在消耗臭氧层物质的解码时间结束槽的解码周期
开始和10
ms
稍后在解码器DAC输出更新
总的解码延迟
E
10
ms
(解码器更新)加
110
ms
(滤波器延迟)加62 5
ms
(框架),它给出了
大约180
ms
接收功率放大器
提供了用于指示按两个反相模式功率放大器
LY驱动匹配的线路接口变压器的增益
第一功率放大器可以调整,以增强
g
2 5V
峰值输出信号从接收滤波器到
g
3 3V峰
为不平衡300X负载或
g
4 0V到unbal-
高级15的kX加载第二功率放大器在内部
连接在单位增益反相模式给信号6分贝
增益均衡负载
最大的功率传输到600X用户线路端接
化用差分方式驱动平衡变压器获得
前者用
S
2 1的匝数比,如图
图4
共
15 6 dBm的峰值功率可以被传递到负载加
终止
编码格式为D
X
产量
TP3064
M-法
V
IN
E A
满量程
V
IN
e
0V
V
IN
E B
满量程
1
1
0
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
1
1
0
0
0
1
1
0
TP3067
A律
(甚至包括位反转)
1
0
0
1
0
1
1
0
1
0
0
1
0
1
1
0
1
0
0
1
0
1
1
0
4
绝对最大额定值
如果是用于军事航空领域的专用设备是必需的
请向美国国家半导体销售
办公经销商咨询具体可用性和规格
V
CC
到GNDA
V
BB
到GNDA
电压在任何模拟输入
或输出
7V
b
7V
电压在任何数字输入
或输出
工作温度范围
存储温度范围
铅温度(焊接10秒)
ESD(人体模型)
ESD(人体模型)N
闭锁抗扰度
V
CC
a
0 3V至GNDA
b
0 3V
b
25 ℃
a
125 C
b
65℃,以
a
150 C
300 C
1000V
1500V
百毫安任何引脚
V
CC
a
0 3V至V
BB
b
0 3V
电气特性
除非另有说明
限制在印
胆大
字符是保证V
CC
e
a
5 0V
g
5% V
BB
E B
5 0V
g
5% T
A
e
0℃至70℃用在T 100 %电气测试的相关性
A
e
25 C所有其他限制
放心由相关与其他生产测试和或产品设计和特性的所有信号参考
在V指定GNDA标准结构
CC
E A
5 0V V
BB
E B
5 0V牛逼
A
e
25 C
符号
参数
条件
民
典型值
最大
单位
功耗(所有器件)
I
CC
0
I
BB
0
I
CC
1
I
BB
1
掉电电流
掉电电流
工作电流
工作电流
(注)
(注)
VPI
e
0V VF
R
VPO
a
和VPO
b
卸载
VPI
e
0V VF
R
VPO
a
和VPO
b
卸载
05
0 05
70
70
15
03
10 0
10 0
mA
mA
mA
mA
数字接口
V
IL
V
IH
V
OL
V
OH
I
IL
I
IH
I
OZ
输入低电压
输入高电压
输出低电压
输出高电压
输入低电平电流
输入高电流
输出电流高阻抗
国家( TRI- STATE )
D
X
I
L
e
3 2毫安
TS
X
I
L
e
3 2毫安漏极开路
D
X
I
H
eb
3 2毫安
GNDA
s
V
IN
s
V
IL
所有数字输入
V
IH
s
V
IN
s
V
CC
D
X
GNDA
s
V
O
s
V
CC
24
b
10
b
10
b
10
06
22
04
04
V
V
V
V
V
10
10
10
mA
mA
mA
记
I
CC0
我
BB0
经过第一次实现开机状态下测得的
5