【TLV2544Q ， TLV2548Q ， TLV2548M3 V至5.5 V ，12位， 200 】,IC型号TLV2544QDRG4,TLV2544QDRG4 PDF资料,TLV2544QDRG4经销商,ic,电子元器件-51电子网

TLV2544Q ， TLV2548Q ， TLV2548M

3 V至5.5 V ，12位， 200 KSPS ，4 / 8通道，低功耗

串行模拟数字转换器具有自功率谱-DOWN

SGLS119C - 2002年2月 - 修订2002年10月

最大吞吐量200 KSPS

内置参考，转换时钟和

8 × FIFO

微分/积分非线性误差：

±1.2

LSB在-55 ° C至125°C

信号与噪声和失真比：

65分贝，女

= 12 kHz的在-55 ° C至125°C

无杂散动态范围75 dB时，

= 12千赫

SPI / DSP兼容的串行接口用

SCLK高达20兆赫

单宽范围电源3伏直流

5.5伏

模拟量输入范围为0 V至电源电压

与500 kHz的带宽

TLV2548Q 。。。 DW包装

（ TOP VIEW ）

硬件控制，可编程

采样周期

低工作电流（ 1 mA的3.3 V ，

2 - mA的5.5 -V采用外部参考点， 1.7毫安

3.3 V ， 2.4 mA的5.5 -V具有内部参考）

掉电：软件/硬件

掉电模式（ 1

（典型值）， EXT REF ），

自功率关断模式（ 1

（典型值）， EXT REF ）

可编程自动通道扫描

可在Q-临时汽车

高可靠性汽车电子应用

配置控制/打印支持

资质汽车标准

TLV2544Q 。。。，D封装

TLV2548M 。。。 FK包装

（ TOP VIEW ）

SDO

SDI

SCLK

EOC / （ INT ）

SDI

EOC / （ INT ）

REFP

REFM

PWDN

GND

CSTART

SDO

SDI

SCLK

EOC / （ INT ）

REFP

REFM

PWDN

GND

CSTART

20 19

REFM

PWDN

GND

CSTART

10 11 12 13

描述

该TLV2544Q ， TLV2548Q和TLV2548M是一个家庭的高性能， 12位低功耗， 3.5

CMOS

模拟 - 数字转换器（ ADC ），它从一个单一的3 -V至5.5 V电源供电。这些器件具有

三个数字输入和3态输出[片选（ CS ），串行输入输出时钟（ SCLK ），串行数据输入

（SDI），和串行数据输出（ SDO） ] ，提供了一个直接的4线接口，最流行的主机的串行端口

微处理器（ SPI接口）。当与DSP接口，一个帧同步信号（ FS）的信号被用于指示所述

启动串行数据帧。

请注意，一个重要的通知有关可用性，标准保修，并且在关键的应用程序中使用

德州仪器公司的半导体产品和免责条款及其出现在此数据表的末尾。

版权

2002年，德州仪器

PRODUCTION数据信息为出版日期。

产品符合每德州仪器条款规范

标准保修。生产加工并不包括

所有测试参数。

邮政信箱655303

达拉斯，德克萨斯州75265

REFP

SCLK

SDO

TLV2544Q ， TLV2548Q ， TLV2548M

3 V至5.5 V ，12位， 200 KSPS ，4 / 8通道，低功耗

串行模拟数字转换器具有自功率谱-DOWN

SGLS119C - 2002年2月 - 修订2002年10月

描述（续）

除了高速的A / D转换器和通用的控制能力，这些设备有一个片上的模拟

多路复用器，可以选择任何模拟输入或三个内部自测试电压之一。采样和保持

函数的第四个SCLK边缘（正常采样）之后自动启动，或者可以通过一个特殊的控制

销， CSTART ，延长采样期间（扩展采样）。正常取样周期也可以是

编程为短（ 12个SCLK ），长（ 24个SCLK ），以适应更快的SCLK操作受欢迎

其中高性能的信号处理器。的TLV2548和TLV2544被设计为具有非常低的操作

功耗。节电功能的软件/硬件/自功率谱下进一步增强

模式和可编程的转换速度。转换时钟（ OSC）和基准电压源内置。该

转换器可以使用外部的SCLK作为转换的时钟源来实现更高（高达2.8

当

一个20MHz的SCLK用于）的转换速度。两个不同的内部基准电压是可用的。可选

外部基准，也可以使用以实现最大的灵活性。

该TLV2544Q和TLV2548Q的特点是工作在-40 ° C至125°C 。该TLV2548M是

特点是从-55°C至125°C操作。

功能框图

VCC

REFP

REFM

2548

2544

SDI

4/2 V

参考

FIFO

12位

低功耗

12-BIT

SAR ADC

转变

时钟

CFR

SDO

类似物

MUX

S / H

OSC

命令

解码

CMR （ 4个MSB ）

SCLK

CSTART

PWDN

控制逻辑

EOC / （ INT ）

GND

可选项

-40_C到125_C

-55 ° C至125°C

20-SOIC

（ DW ）

TLV2548QDW

—

16-SOIC

(D)

TLV2544QD

—

20-LCCC

（ FK ）

—

TLV2548MFK

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TLV2544Q ， TLV2548Q ， TLV2548M

3 V至5.5 V ，12位， 200 KSPS ，4 / 8通道，低功耗

串行模拟数字转换器具有自功率谱-DOWN

SGLS119C - 2002年2月 - 修订2002年10月

终端功能

终奌站

名字

号

TLV2544

TLV2548

模拟信号输入。模拟输入被加到这些端子，并且在内部

复用。驱动源阻抗应小于或等于1千欧。

对于源阻抗大于1 kΩ的，使用异步转换启动信号CSTART

（ CSTART低电平时间控制采样周期）或程序较长采样周期增加

采样时间。

I / O

描述

片选。在CS输入高电平到低电平的跳变复位内部4位计数器，使SDI ，

并删除最大设定时间内从三态SDO 。 SDI是一个建立时间内禁用

后的4位计数器计数到16（时钟沿）或由低到高的CS的过渡为准

首先发生。

注： CS上升沿和下降沿必须发生在SCLK为低的微处理器接口

如SPI 。

此终端控制从所选多路复用信道的模拟输入的采样的开始。

采样时间开始CSTART的下降沿，并与CSTART作为上升沿结束

只要CS保持高电平。在模式01中，选择循环， CSTART能够尽快CHANNEL发行

选择意味着选择周期内的第五个SCLK ，但有效的采样时间是

没有开始，直到CS变为高。 CSTART的上升沿（当CS = 1 ），也开始了

转换。配合这个终端VCC如果不使用。

转换结束或中断主处理器。

[编程为EOC ] ：这个输出会从高至低逻辑电平的底

采样周期并保持低电平直到转换完成和数据准备转移。

EOC采用的是转换模式仅00 。

[编程为INT] ：此引脚也可被编程为一个中断输出信号到主机

处理器。 INT的下降沿表示数据已准备好输出。下面↓ CS或FS

清除INT 。

CSTART

EOC / （ INT ）

DSP帧同步输入。指示或缩小该装置的串行数据帧的开始的。如果FS

仍然很低CS下降沿后， SDI未启用，直到FS主动提出。一

在FS输入高电平到低电平的跳变复位内部4位计数器，使SDI内

最大安装时间。 SDI是一个建立时间内禁用后4位计数器计数到16 （时钟

边）或由低到高的CS过渡先发生者为准。

配合这个终端VCC如果不使用。注：当前的硅发生反应， FS输入，不论

CS信号的状态。

GND

PWDN

SCLK

接地回路的内部电路。除非另有说明，所有的电压测量值相

对于GND 。

模拟和参考电路断电时，该引脚为逻辑0 。该设备可以

主动CS， FS或CSTART重新启动后，该引脚被拉回逻辑之一。

输入串行时钟。这个终端装置接收来自主处理器的串行SCLK 。 SCLK用于

时钟输入的SDI到输入寄存器。当编程时，它也可以被用来作为源

转换时钟。

注：该设备支持CPOL （时钟极性） = 0，这是SCLK怠速时返回到零

对于SPI兼容接口。

串行数据输入。输入数据被呈现的MSB （ D15 ）的第一。第4位的最高位，

D（ 15-12 ）被解码为16命令中的一个（12只用于TLV2544 ）。配置写

命令要求一个额外的12位数据。

当FS的不使用（FS = 1 ）时，第一MSB（ D15 ）是CS的下降沿之后，预期和是

在SCLK的上升沿（ CS ↓后）锁存。

当FS时（典型的有来自DSP的积极FS ）的第一个MSB （ D15 ）后，预计

FS下降的边缘，在SCLK的下降沿锁存。

SDI

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TLV2544Q ， TLV2548Q ， TLV2548M

3 V至5.5 V ，12位， 200 KSPS ，4 / 8通道，低功耗

串行模拟数字转换器具有自功率谱-DOWN

SGLS119C - 2002年2月 - 修订2002年10月

终端功能（续）

终奌站

名字

SDO

号

TLV2544

TLV2548

三态串行输出的A / D转换结果。 SDO保持在高阻抗状态

当CS为高电平，后CS下降沿，直到MSB （ D15 ）呈现。输出

格式是MSB （ D15 ）第一。

当FS不使用（ FS = 1 CS下降沿），该MSB （ D15 ）呈现给SDO引脚

掉落在CS后缘，和连续的数据可在SCLK的上升沿。

当FS时（ FS = 0 CS下降沿），该MSB （ D15 ）的后向SDO

被检测到的CS和FS = 0的下降沿。连续数据可在SCLK的下降沿。

（这一般是用于从一个DSP的有源FS ）。

对于转换和FIFO读周期，第12位是从先前的转换结果（数据）

其次是4不在乎位。从SDO为CFR第4位读周期应该被忽略。

该寄存器的内容是，在过去12位。 SDO是三态（浮动）的第16位之后。

REFM

REFP

外部基准输入或内部参考脱钩。

外部基准输入或内部参考脱钩。 10 （并联电容器

和0.1

之间REFP和REFM ）的最大输入电压范围由差确定

施加到该端子上的电压和所述REFM终端当外部基准之间

使用。

正电源电压

I / O

描述

VCC

详细说明

模拟输入和内部测试电压

4/8个模拟输入和三个内部测试输入由根据模拟多路选择

输入的命令。输入多路复用器是一个突破前先型，以减少输入到输入噪声注入

从产生的信道切换。

变流器

该TLV2544 / 48采用利用电荷再分配DAC的12位逐次逼近型ADC 。图1

出了ADC的简化版本。

采样电容器取得在采样周期上Ain的信号。当转换过程

开始时， SAR控制逻辑和电荷再分配DAC用于加减固定金额收费的

从采样电容，以使所述比较器到平衡状态。当比较器

均衡，在转换完成并产生ADC输出代码。

收费

再分配

DAC

艾因

控制

逻辑

ADC CODE

REFM

逐次逼近系统图1.简化模型

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TLV2544Q ， TLV2548Q ， TLV2548M

3 V至5.5 V ，12位， 200 KSPS ，4 / 8通道，低功耗

串行模拟数字转换器具有自功率谱-DOWN

SGLS119C - 2002年2月 - 修订2002年10月

详细说明（续）

串行接口

输入数据格式

最高位

D15–D12

命令

D11–D0

配置数据字段

最低位

输入的数据是二进制的。所有尾随空白，可以用零填充。

输出数据格式阅读CFR

最高位

D15–D12

不在乎

D11–D0

登记内容

最低位

输出数据格式转换/读FIFO

最高位

D15–D4

转换结果

D3–D0

不在乎

最低位

输出数据格式为二进制（单极性直二进制）。

二进制

零标度代码= 000H ， Vcode = VREFM

满量程代码= FFFh的， Vcode = VREFP - 1 LSB

控制和定时

上电和初始化要求

通过写A000H到TLV2544 / 48确定处理器类型（ CS必须切换）

配置设备（ CS必须从高至低跳变，然后就可以保持低，如果在DSP模式，也就是说，

活跃的FS ）。

系统上电或从掉电恢复的第一个转换是无效的。

开始循环的：

当FS的不使用（FS = 1 ，在CS的下降沿）， CS的下降沿是周期的开始。

当FS被使用（ FS为从DSP的一个有效信号）， FS的下降沿是周期的开始。

第4个MSB ：命令寄存器（ CMR ）

的TLV2544 / TLV2548具有一个4位的命令集（见表1 ），加上一个12位结构的数据字段。大多数

该命令要求只有第4个MSB ，即没有12比特的数据字段。

注意：

该设备需要写CFR （配置寄存器）与000H的数据（写A000H到串行

输入），在上电时初始化主机选择模式。

有效的命令列于表1中。

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