【TLK4120QUAD 0.5至1.3 Gbps的收发器SLLS599C - 2003年12月 - 】,IC型号TLK4120IGPV,TLK4120IGPV PDF资料,TLK4120IGPV经销商,ic,电子元器件-51电子网

TLK4120

QUAD 0.5至1.3 Gbps的收发器

SLLS599C - 2003年12月 - 修订2006年7月

热插拔保护

四核0.5至1.3千兆比特每秒（ Gbps）的

串行器/解串器

独立通道操作

2.5 -V电源的低功耗

手术

可选的预加重的信号串行

产量

接口与背板，铜电缆，或

光学转换器

锁定指示和同步模式快速

初始化

18位并行总线的灵活的界面

应用

片上PLL提供时钟合成

从低速参考

接收器差分输入阈值

200mV的最小

额定工业温度范围

典型功率： 1150毫瓦1.3 Gbps的

非常适用于高速背板

互连和点至点的数据链接

内置被动接收均衡

小尺寸19毫米×19毫米， 289球

PBGA封装

描述

该TLK4120是高速双向点至点的数据时使用一个四通道，千兆位级收发器

传输系统。该TLK4120支持0.5 Gbps的一个有效的串行接口，速度为每1.3 Gbps的

通道，提供高达每信道的数据带宽1.17 Gbps的。

该TLK4120的主要应用是提供高速I / O数据通道的点至点的基带

在约50受控阻抗媒体数据传输

传输媒体可以是一个

印刷电路板，铜电缆或光纤电缆。数据传输的最大速率和距离是

依赖于介质和噪声耦合到环境中的衰减特性。

该TLK4120也可用于通过提供在减少更换并行数据传输体系结构

痕迹，连接器插针，并发射数/接收引脚。加载到发射机并行数据是

传送到接收器通过串行信道，它可以是一个同轴铜线电缆，受控阻抗

底板或光学链路。然后，数据被重建成其原始的并行格式。它提供了显著

功耗与成本过电流的解决方案，以及可扩展性，更高的数据速率的未来。

该TLK4120执行数据的并行到串行的，串行 - 并行转换和时钟提取功能

对于一个物理层接口设备。该串行收发器的接口工作在1.3 Gbps的最大速度。

发射机锁存18位并行数据时根据所提供的参考时钟（ GTX_CLK ）的速率。该

18位并行数据是通过用一个起始和一个停止位帧的18位数据在内部编码为20比特。该

得到的20位的帧，然后在20倍的基准时钟（ GTX_CLK ）速率差动发送的。该

接收机部分对输入数据的串行 - 并行转换，同步将所得的20位

宽的并行数据，以恢复时钟（ RX_CLK ）。然后，从20位宽度的数据中提取18比特的数据

产生18位并行数据的接收数据终端（RDX [ 0时17 ]）。这导致了有效数据

有效载荷的0.45 Gbps到1.17 Gbps的（18比特数据x GTX_CLK频率）。

该TLK4120被设计成热插拔能力。一个片上上电复位电路保持RX_CLK低

期间放置的平行的侧输出信号端子， DOUTTxP和DOUTTxN ，成为高阻抗状态

电。

该TLK4120采用2.5 V电源。该I / O部分是3 -V的兼容。与2.5 V电源供电， TLK4120是

节能，功耗低于1150 mW的典型。该TLK4120的特点是操作从-40°C

至85℃ 。

请注意，一个重要的通知有关可用性，标准保修，并且在关键的应用程序中使用

德州仪器公司的半导体产品和免责条款及其出现在此数据表的末尾。

使用PowerPad是德州仪器的商标。

PRODUCTION数据信息为出版日期。

产品符合每德州仪器条款规范

标准保修。生产加工并不包括

所有测试参数。

版权

2004年，德州仪器

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TLK4120

QUAD 0.5至1.3 Gbps的收发器

可选项

包

塑料球栅阵列

（ PBGA ）

TLK4120IGPV

TLK4120IZPV

ECAT

符号

40 ° C至85°C

注：对于最新的封装和订购信息，请参阅封装选项

增编本文档的末尾，或者看到的TI网站www.ti.com 。

DOUTTB

Preemp

DOUTTC

Preemp

TDB1

TDB0

DINRBP

DINRBN

RDB0

GND

TDC0

DINRCP

DINRCN

RDC0

RDC1

TDB4

TDB2

GNDA

VDDAB

GNDA

RDB1

VDD

TDC1

GNDA

VddAC

GNDA

RDC2

RDC4

TDB5

TDB3

GND

RDB3

VDDAB

RDB2

GND

VDD

GND

VDD

GND

TDC2

VddAC

VDD

GND

RDC3

RDC5

TDB7

TDB6

VDD

RB_CLK

RDB7

RDB4

RDB5

RDB6

GND

TDC5

TDC6

TDC7

TDC4

TDC3

GND

RDC6

RDC7

TDB8

GTB_CL

GND

RDB17

RDB13

RDB10

RDB9

RDB8

VDD

GTC_CL

TDC9

TDC10

TDC11

TDC14

VDD

RDC8

rc_clk

TDB9

TDB10

VDD

SYNCB

RDB16

RDB14

RDB12

RDB11

VDD

TDC8

TDC12

TDC13

TDC16

LOOPEN

TESTEN

GND

RDC10

RDC9

TDB11

TDB13

GND

VDD

LOCKBB

RDB15

GND

TDC15

VDD

GND

RDC13

RDC11

TDB12

GND

TDB15

LOOPEN

启用

TESTEN

GND

TDC17

SYNCC

RDC17

RDC14

GND

RDC12

TDB14

TDB16

GND

TDB17

GND

VDD

GND

启用

LOCKBC

GND

RDC16

RDC15

VDD

RDA0

RDA1

VDD

RDA6

RDA8

RDA11

GND

TDD8

VDD

GTD_CL

TDD5

TDD1

TDD0

DINRAN

GNDA

GND

RDA5

RDA9

RDA12

GND

TDD12

TDD9

TDD6

GND

GNDA

DOUTTD

DINRAP

GNDA

RDA2

RDA4

RDA10

RDA14

RDA15

TESTEN

启用

TDD17

TDD15

TDD13

TDD10

TDD7

TDD2

GNDA

DOUTTD

Preemp

DOUTTA

VDDAA

RDA7

RDA13

RDA16

LOCKB

启用

LOOPEN

GND

SYNCD

VDD

TDD16

TDD11

TDD4

VDDAD

GNDA

RDA3

RA_CLK

RDA17

SYNCA

VDD

TDA17

RDD17

LOCKBD

LOOPEN

TESTEN

TDD14

TDD3

VDD

GNDA

DINRDP

GNDA

GND

VDD

GND

VDD

GND

TDA15

RDD16

RDD15

GND

VDD

GND

GNDA

DINRDN

TDA0

TDA2

TDA3

TDA6

GTA_CL

TDA10

TDA13

GND

TDA16

RDD14

RDD13

RDD10

RDD8

RDD6

RDD3

RDD2

RDD0

TDA1

TDA4

TDA5

TDA7

TDA8

TDA9

TDA11

TDA12

TDA14

RDD12

RDD11

RDD9

RD_CLK

RDD7

RDD5

RDD4

RDD1

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功能框图

每个信道的详细方框图如下所示。信道A， B，C和D是相同的，并且是

配置为4个独立的环节。

LOOPENx

DOUTTXP

DOUTTXN

18-Bit

START / STOP

编码器

平行

串行

TDx(017)

位

时钟

PREEMPHx

GTX_CLK

TESTENx

ENABLEx

控制：

PLL ，偏见，

RX ， TX

倍增

时钟

合成

位

时钟

内插器和

时钟恢复

MUX

LOCKBx

RX_CLK

回收

时钟

18-Bit

RDx(017)

START / STOP

解码器

串行

并行

MUX

DINRXP

DINRXN

传输接口

发射器部分寄存器上GTX_CLK的上升沿有效传入18位宽的数据（TDX [ 0时17 ]）。

然后，数据被诬陷与起始位和停止位，串行化，并通过差分传输顺序

高速I / O通道。时钟乘法器10创建的因子乘以基准时钟（ GTX_CLK ）

位时钟。这个内部比特时钟被馈送到并行到串行移位寄存器，它发送数据在两个

比特时钟提供的串行数据速率是20倍于基准时钟的上升沿和下降沿。数据

发送LSB （ TDx0 ）第一。

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TLK4120

QUAD 0.5至1.3 Gbps的收发器

传输数据总线

发送总线接口接收18位宽的单端TTL并行数据的统一为TDx [ 0:17 ]端子。数据

是GTX_CLK的上升沿有效。该GTX_CLK被用作字时钟。的数据信号和时钟信号

必须正确对齐，如图1详细的定时信息中所用的中找到

TTL输入

电气特性

表。

GTX_CLK

统一为TDx [ 0:17 ]

TSU

图1.发送时序波形

传输延迟

该TLK4120的数据传输的等待时间被定义为从初始的18位字的并行延迟

发送接口到包含18位字中的20位的帧的起始位的串行传输。该

发送等待时间是固定的，一旦建立了链路。然而，由于硅的工艺变化和

实施变量，如电源电压和温度，确切的延时略有不同。图2

示出了发送数据总线， GTX_CLK和串行发送终端之间的时序关系。

发送20位帧

DOUTTXP ，

DOUTTXN

TD器（Tx延迟）

TDx(017)

18位字，用于传输

GTX_CLK

图2.发送延迟

启动/停止取景逻辑

所有真实的串行接口需要编码的一个方法，以确保最小化转变密度，以使得接收

PLL具有的过渡，其中，以保持锁定到数据流中的最小数目。该信号编码还

提供了一种机制，接收器，以确定正确的反序列化的字边界。该TLK4120

包装了一个起始位（ 1）和一个停止位（0）周围的18位数据的有效载荷，如图3.这是透明

给用户，作为TLK4120内部加成帧位的数据，使得用户可以读取和写入的实际

18位数据。

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TLK4120

QUAD 0.5至1.3 Gbps的收发器

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启动/停止帧逻辑（续）

20位帧

18位字

停止启动TDx0

位

TDx1

...

TDx16 TDx17停止

位

开始

位

图3.串行输出数据流，启动和停止位

并行到串行

并行到串行移位寄存器取在20位宽的帧从帧逻辑和转换多路复用

它以串行流。移位寄存器的时钟频率上的内部产生的上升沿和下降沿都

位时钟，这是10倍GTX_CLK输入频率。的LSB （ TDx0 ）是先出后的起始位，如图

在网络连接gure 3 。

高速数据输出

高速数据输出驱动器包括一个PECL兼容差分对，可以对一个优化的

特定的传输线阻抗和长度。该线可以直接耦合或交流耦合。见图10

图11为终端的详细信息。无需外部上拉或下拉电阻。

该TLK4120提供用于驱动损耗介质可选择的信号预加重的选择。当信号

预加重被使能，相同值的位的游程长度的第一比特（例如， 111 ...）的驱动，以较大的输出

摆动，其预补偿在有损介质，如铜电缆信号的符号间干扰（ISI）

或印刷电路板迹线。

接收接口

接收机中的TLK4120的一部分接受20位的成帧差分串行数据。内插器和时钟

恢复电路锁定到数据流并提取位速率时钟。此恢复的时钟被用于重新定时

输入数据流。串行数据，然后对准到20位的帧通过寻找起始位和停止位以及

的18位数据是在一个18位宽的并行总线同步到所提取的接收时钟（ RX_CLK ）输出。

接收数据总线

接收总线接口驱动18 -bit宽的单端TTL并行数据的RDX [ 0:17 ]端子。数据

是RX_CLK的上升沿有效。在RX_CLK用作回收的字时钟。数据和时钟

信号对齐，如图4的详细时间信息所用的TTL输出切换中找到

特性表。

RX_CLK

RDX [ 0:17 ]

TSU

图4.接收时序波形