【THS8133 ， THS8133A ， THS8133BTRIPLE 10位， 80 MSPS视频】,IC型号THS8133ACPHP,THS8133ACPHP PDF资料,THS8133ACPHP经销商,ic,电子元器件-51电子网

THS8133 ， THS8133A ， THS8133B

TRIPLE 10位， 80 MSPS视频D / A转换器

采用三电平同步发电

SLVS204C - 1999年4月 - 修订2000年9月

特点

加载到标准的视频电平

3×10位4 ：4：4 ， 2×10位4 ：2：2或1×10位

4 ： 2 ： 2 （ ITU- BT.656 ）复用的YPbPr / GBR

输入模式

双水平（EIA）或三电平（SMPTE ）同步

代7 ： 3的视频/同步率

的同步-ON-绿色集成插入/

亮度或同步-ON-所有通道

可配置的消隐电平

内部参考电压

48 47 46 45 44 43 42 41 40 39 38 37

AVSS

ABPB

AVDD

ARPR

AVSS

AGY

AVDD

COMP

FSADJ

VREF

BPb9

BPb8

BPb7

BPb6

BPb5

BPb4

BPb3

BPb2

BPb1

BPb0

13 14 15 16 17 18 19 20 21 22 23 24

三路10位D / A转换器

最低80 MSPS操作

双端接75 Ω的直接驱动

TQFP -48封装PowerPAD

（ TOP VIEW ）

应用

高清晰度电视（HDTV ）机顶盒

盒/接收器

高分辨率的图像处理

桌面出版

直接数字频率合成/ I- Q调制

GY0

GY1

GY2

GY3

GY4

GY5

GY6

GY7

GY8

GY9

CLK

SYNC_T

另请参见： THS8134 （ 8位，引脚兼容）

描述

该THS8133是一个通用的三高速D / A转换器（DAC ），用于视频/图形应用进行了优化

应用程序。该器件采用5 V模拟电源和一个3 - V至5 V范围内的数字供电。该THS8133

有采样率最高可达80 MSPS 。该装置由三个10位D / A转换器和其它电路

对于双级/三电平同步和消隐电平产生的视频应用。

THS8133同样很适合在应用中的多个匹配良好和同步运转的DAC

需要;例如， IQ调制和直接数字频率合成器在通信设备。

该电流导引DAC的可直接端接电阻负载产生的电压输出。该装置

提供了最大的输出电流驱动的灵活配置。它的输出驱动器经过专门设计，

生产标准的视频输出电平，当直接连接到单端双端接75

同轴电缆。在7产生全面的视频/同步： 3的比例，符合SMPTE标准和GBR

YpbPr信号。

此外， THS8133可以生成一个传统的双电平同步或三电平同步信号，按照该

SMPTE标准，通过数字控制接口。该同步信号被插入到模拟输出中的一个

通道（同步上绿色/亮度），或在所有输出通道。另外，一个消隐控制信号输出设置

在非活动视频窗口中定义的级别。

最后的输入格式可以是3×10位的4 ：4：4 ， 2×10位的4：2： 2，或1 ×10位的4 ：2：2 。这使得直接

接口广泛的视频DSP / ASIC的包括零件生成ITU- BT.656格式输出数据。

请注意，一个重要的通知有关可用性，标准保修，并且在关键的应用程序中使用

德州仪器公司的半导体产品和免责条款及其出现在此数据表的末尾。

使用PowerPad是德州仪器的商标。

PRODUCTION数据信息为出版日期。

产品符合每德州仪器条款规范

标准保修。生产加工并不包括

所有测试参数。

邮政信箱655303达拉斯，德克萨斯州75265

邮政信箱1443休斯敦，得克萨斯州77251-1443

RPr0

RPr1

RPr2

RPr3

RPr4

RPr5

RPr6

RPr7

RPr8

RPr9

空白

SYNC

版权

2000年，德州仪器

SLVS204C - 1999年4月 - 修订2000年9月

THS8133 ， THS8133A ， THS8133B

TRIPLE 10位， 80 MSPS视频D / A转换器

采用三电平同步发电

可选项

包

TQFP -48 PowerPAD

THS8133CPHP

THS8133ACPHP

THS8133BCPHP

0 C 70°C

0 ° C至70℃

在THS8133CPHP中， KIMBAL最高规格

保证在整个温度范围和KIMBAL （ SYNC ）

最大规格是有保证的，在25 ℃。位置

消隐电平是在表1所示。

在THS8133ACPHP和THS8133BCPHP ，无论是

KIMBAL最大speciffication和KIMBAL （SYNC）

最大规格可以确保在整个温度

范围内。消隐电平的位置如表所示

终端功能

终奌站

名字

ABPB

AGY

ARPR

AVDD

AVSS

空白

针

40,44

42,46

I / O

模拟供电（ 5 V

±10%).

所有AVDD终端必须连接。

模拟地

消隐控制输入，低电平有效。在CLK的上升沿锁存空白。置位后， ARPr ， AGY和

ABPb输出被驱动而不管在数据输入的值到消隐电平，。 SYNC花费

优先空白，所以主张SYNC （低），而BLANK有效（低电平）会导致同步发生。

蓝色或Pb像素数据输入总线。索引0表示至少显著位。请参考功能说明

不同的操作模式。

时钟输入。在CLK的上升沿锁存RPr0-9 ， GY0-9 ， BPb0-9 ， BLANK ， SYNC和SYNC_T 。 M2的输入

通过在CLK也上升沿锁存，但只有当另外的条件成立时，如在解释其

终端描述。

补偿终端。 A 0.1

电容必须连接在COMP和AVDD之间。

数字电源（ 3 V至5 V范围内）

数字地

全面的调整控制。在每个输出通道的满量程电流驱动通过的值确定

该连接端子和AVSS之间的电阻RFS 。 RFS的标称值为430

对应

26.67毫安满量程电流。 RFS和满量程电流电平为每个操作之间的关系

模式中的功能描述中解释。

绿色或Y像素数据输入总线。索引0表示至少显著位。请参考功能说明

不同的操作模式。

动作模式控制1. M1被由设备直接解释（它不是由CLK锁存）。 M1配置设备

根据表1中。

操作模式控制2. SYNC过渡后的第二个上升沿锁存CLK M2 。该

解释依赖于过去的同步转换的极性：

SYNC L到H：锁存为M2_INT

SYNC H至L：锁定为INS3_INT

连同M1， M2_INT配置该设备示于表1.当INS3_INT为高时，同步输出是

插入的所有DAC输出;低将它插入只在AGY输出。也参见图2和表2中的值

M2在上电时是不确定的。因此，在SYNC至少1升->H过渡是需要设置的M2 。

描述

模拟的红，绿和蓝色分别镨，Y和Pb电流输出，能够直接驱动一个双

终止75 Ω同轴电缆。

75-

BPb0BPb9

CLK

101

COMP

DVDD

DVSS

FSADJ

GY0GY9

3627

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邮政信箱1443休斯敦，得克萨斯州77251-1443

THS8133 ， THS8133A ， THS8133B

TRIPLE 10位， 80 MSPS视频D / A转换器

采用三电平同步发电

SLVS204C - 1999年4月 - 修订2000年9月

终端功能（续）

终奌站

名字

RPr0PRr9

SYNC

针

1322

I / O

描述

红色或Pr像素数据输入总线。索引0表示至少显著位。参阅对于不同的功能描述

操作模式

同步控制输入，低电平有效。在CLK的上升沿锁存同步。当断言，只有AGY输出

（ INS3_INT = L ，看到终端M2）或ARPr ， AGY和ABPb输出（ INS3_INT = H ，看到终端M2 ）的驱动

同步的水平，无论在数据还是空白输入的值。因此， SYNC应保持低

对于同步信号的整个持续时间，这是在一个三电平同步负和正部分的情况下（见

图7）。

同步三电平控制，高电平有效。在CLK的上升沿锁存SYNC_T 。当断言，积极同步（高

比消隐电平）时， SYNC为低电平时产生的。禁用时，负同步（低于消隐电平）

当SYNC为低电平时被产生。当产生一个三电平（负到正）同步， A L

→

在H转变

该信号位置的正跳变的开始。参见图6定时控制。

当SYNC并不断言（高）的SYNC_T的值将被忽略。

VREF

I / O

对DAC的基准电压源。名义上1.35 V内部基准电压源提供，这需要一个

外部0.1

VREF和AVSS之间的陶瓷电容。然而，内部基准可以过驱动

由外部提供的基准电压。

SYNC_T

DVDD DVSS

FSADJ

COMP

VREF

带隙

参考

RPR [9：0 ]

R /镨

DAC

ARPR

GY [9：0 ]

输入

格式化

绿/黄

DAC

AGY

血铅[9：0 ]

B /铅

DAC

ABPB

CLK

CON组fi guration

控制

SYNC / BLANK

控制

AVDD AVSS

SYNC

空白

SYNC_T

图1. THS8133框图

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SLVS204C - 1999年4月 - 修订2000年9月

THS8133 ， THS8133A ， THS8133B

TRIPLE 10位， 80 MSPS视频D / A转换器

采用三电平同步发电

（续）

设备CON组fi guration

数据输入到该设备可以从一个3x10b GBR /的YPbPr输入端口来提供。如果该设备被配置成采取

从所有三个通道的数据时，数据在CLK的每个上升沿移入。所有三个DAC的工作

CLK的全时钟速度。

设备配置（续）

在4个的情况下：2：2采样的数据（的YPbPr ）该装置可被馈送通过任一个2×10位或1×10位的多路

输入端口。内部多路分解器将路由输入样本以适当的DAC ：Y在时钟，铅的速率

和Pr在二分之一CLK的速率。

根据ITU- BT.656采样序列是铅-Y -PR超过1×10位接口（Y端口）。样品

序列空白已采取高（无效）后，开始在CLK的第一个上升沿。在这种情况下

CLK的频率为2倍的Y变换速度和两Pr和铅的四倍的转换速度。

用2×10位的输入接口，在Y端口和镨端口都被采样在每个CLK上升沿。公关口

进行采样序列的Pb -PR 。采样序列开始于CLK后空白的第一个上升沿

已采取高（无效）。在这种情况下， CLK的频率等于Y和2倍的转换速度

既Pr和Pb组成的转换速度。

该设备的操作模式是由M1和M2模式选择端子设置，可根据表1中。

操作模式还确定消隐电平，如下面所述的同步/消隐代解释

部分。

表1. THS8133配置

M2_INT

CON组fi guration

GBR

3x10b -4 ：4：4

的YPbPr

3x10b -4 ：4：4

的YPbPr

2x10b -4： 2：2的

描述

GBR模式4 ：4：4 。数据移入在CLK从G，B和R的输入通道的每个上升沿。对于

模拟输出水平消隐期间的定义，见注1 。

的YPbPr模式4 ：4：4 。数据在时钟CLK上从Y， Pb和Pr输入通道的每个上升沿。（见

注1 ）。对于模拟输出电平的消隐期间的定义，见注1 。

的YPbPr模式4 ： 2 ： 2 ×10位。数据在时钟CLK上从 &镨输入通道，每个上升沿。一

的Pb- Pr中的样本序列-...应该应用于镨端口。在CLK后的第一个上升沿

BLANK被拉高，铅应该出现在这个端口上。对于模拟输出电平的定义

在消隐，见注1 。

的YPbPr模式4 ： 2 ： 2 ×10位（ ITU- BT.656标准）。数据在时钟CLK上的每个上升沿

Y输入通道。对于模拟输出电平的消隐期间的定义，见注1 。

的YPbPr

1x10b -4： 2：2的

注1 ：在所有设备的版本中，对AGY信道输出的消隐电平对应的DAC输入代码0 。

在THS8133CPHP和THS8133ACPHP版本，在ABPb和ARPr通道输出的消隐电平对应于

DAC的512输入的代码，当同步被插入在所有三个通道（ INS3_INT = H）和对DAC的0输入代码时，

同步仅插在Y通道（ INS3_INT = L）的

在THS8133BCPHP版本，在ABPb和ARPr通道输出的消隐电平对应的512个输入码

DAC，而不论是否同步被插入在所有三个通道（ INS3_INT = H ），或者如果同步被插入只在Y通道（ INS3_INT = L）的

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采用三电平同步发电

SLVS204C - 1999年4月 - 修订2000年9月

表2. INS3_INT / M2_INT选择的M2

LAST

EVENT ON

SYNC

→ L

L-H

SYNC_T

L或H

（见注2 ）

INS3_INT

M2_INT

描述

同步插入活跃： SYNC低电平使同步发生在1 （ INS3_INT = L）或所有3

（ INS3_INT = H ）， DAC输出。 SYNC_T决定同步极性。

器件编程模式激活： DAC输出反映了DAC输入

（空白= H）或被迫消隐电平（空白= L）。 M2是根据解释

到表1中。

X =

不在乎

注2 ： M1和M2立即开始配置所述设备，因为它们将被解释，其中连续地为M1（静态销）或在第二上升

对于M2的SYNC过渡后缘上的CLK 。 M2被解释为任一INS3_INT或M2_INT ，如表2所示。

编程示例

该装置的结构，通常是静态的在一个给定的应用。如果M2_INT和INS3_INT需

无论低或高， M2引脚简单地连接到低电平或高电平。如果M2_INT和INS3_INT需要有不同的层次，

这些可以从SYNC引脚上的信号很容易地得到，如表3和图2 。

表3.生成M2从SYNC

为了有：

M2_INT

INS3_INT

适用于M2 ：

... SYNC延迟了2个CLK周期

...反相同步延迟2 CLK周期

所述输入格式和潜伏期示于图3-5中的每个操作模式。

CLK

SYNC

[ = SYNC_delayed ]

INS3_INT

如果（ M2 = SYNC_delayed ）

M2_INT = L和INS3_INT = H）的

M2_INT

[ = NOT SYNC_delayed ]

INS3_INT

如果（ M2 = NOT SYNC_delayed ）

M2_INT = H和INS3_INT = L）的

M2_INT

图2.生成INS3_INT和M2_INT从M2

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三路10位， 80 MSPS视频D / A转换器

具有三级同步发生

SLVS204C - 1999年4月 - 修订2000年9月

特点

加载到标准的视频电平

3×10位4 ：4：4 ， 2×10位4 ：2：2或1×10位

4 ： 2 ： 2 （ ITU- BT.656 ）复用的YPbPr / GBR

输入模式

双水平（EIA）或三电平（SMPTE ）同步

代7 ： 3的视频/同步率

的同步-ON-绿色集成插入/

亮度或同步-ON-所有通道

可配置的消隐电平

内部参考电压

48 47 46 45 44 43 42 41 40 39 38 37

AVSS

ABPB

AVDD

ARPR

AVSS

AGY

AVDD

COMP

FSADJ

VREF

BPb9

BPb8

BPb7

BPb6

BPb5

BPb4

BPb3

BPb2

BPb1

BPb0

13 14 15 16 17 18 19 20 21 22 23 24

三路10位D / A转换器

最低80 MSPS操作

双端接75 Ω的直接驱动

TQFP -48封装PowerPAD

（ TOP VIEW ）

应用

高清晰度电视（HDTV ）机顶盒

盒/接收器

高分辨率的图像处理

桌面出版

直接数字频率合成/ I- Q调制

GY0

GY1

GY2

GY3

GY4

GY5

GY6

GY7

GY8

GY9

CLK

SYNC_T

另请参见： THS8134 （ 8位，引脚兼容）

描述

该THS8133是一个通用的三高速D / A转换器（DAC ），用于视频/图形应用进行了优化

应用程序。该器件采用5 V模拟电源和一个3 - V至5 V范围内的数字供电。该THS8133

有采样率最高可达80 MSPS 。该装置由三个10位D / A转换器和其它电路

对于双级/三电平同步和消隐电平产生的视频应用。

THS8133同样很适合在应用中的多个匹配良好和同步运转的DAC

需要;例如， IQ调制和直接数字频率合成器在通信设备。

该电流导引DAC的可直接端接电阻负载产生的电压输出。该装置

提供了最大的输出电流驱动的灵活配置。它的输出驱动器经过专门设计，

生产标准的视频输出电平，当直接连接到单端双端接75

同轴电缆。在7产生全面的视频/同步： 3的比例，符合SMPTE标准和GBR

YpbPr信号。

此外， THS8133可以生成一个传统的双电平同步或三电平同步信号，按照该

SMPTE标准，通过数字控制接口。该同步信号被插入到模拟输出中的一个

通道（同步上绿色/亮度），或在所有输出通道。另外，一个消隐控制信号输出设置

在非活动视频窗口中定义的级别。

最后的输入格式可以是3×10位的4 ：4：4 ， 2×10位的4：2： 2，或1 ×10位的4 ：2：2 。这使得直接

接口广泛的视频DSP / ASIC的包括零件生成ITU- BT.656格式输出数据。

请注意，一个重要的通知有关可用性，标准保修，并且在关键的应用程序中使用

德州仪器公司的半导体产品和免责条款及其出现在此数据表的末尾。

使用PowerPad是德州仪器的商标。

PRODUCTION数据信息为出版日期。

产品符合每德州仪器条款规范

标准保修。生产加工并不包括

所有测试参数。

邮政信箱655303

达拉斯，德克萨斯州75265

RPr0

RPr1

RPr2

RPr3

RPr4

RPr5

RPr6

RPr7

RPr8

RPr9

空白

SYNC

版权

2000年，德州仪器

THS8133 ， THS8133A ， THS8133B

三路10位， 80 MSPS视频D / A转换器

具有三级同步发生

SLVS204C - 1999年4月 - 修订2000年9月

可选项

包

TQFP -48 PowerPAD

THS8133CPHP

THS8133ACPHP

THS8133BCPHP

0 C 70°C

0 ° C至70℃

在THS8133CPHP中， KIMBAL最高规格

保证在整个温度范围和KIMBAL （ SYNC ）

最大规格是有保证的，在25 ℃。位置

消隐电平是在表1所示。

在THS8133ACPHP和THS8133BCPHP ，无论是

KIMBAL最大speciffication和KIMBAL （SYNC）

最大规格可以确保在整个温度

范围内。消隐电平的位置如表所示

终端功能

终奌站

名字

ABPB

AGY

ARPR

AVDD

AVSS

空白

针

40,44

42,46

I / O

模拟供电（ 5 V

±10%).

所有AVDD终端必须连接。

模拟地

消隐控制输入，低电平有效。在CLK的上升沿锁存空白。置位后， ARPr ， AGY和

ABPb输出被驱动而不管在数据输入的值到消隐电平，。 SYNC花费

优先空白，所以主张SYNC （低），而BLANK有效（低电平）会导致同步发生。

蓝色或Pb像素数据输入总线。索引0表示至少显著位。请参考功能说明

不同的操作模式。

时钟输入。在CLK的上升沿锁存RPr0-9 ， GY0-9 ， BPb0-9 ， BLANK ， SYNC和SYNC_T 。 M2的输入

通过在CLK也上升沿锁存，但只有当另外的条件成立时，如在解释其

终端描述。

补偿终端。 A 0.1

电容必须连接在COMP和AVDD之间。

数字电源（ 3 V至5 V范围内）

数字地

全面的调整控制。在每个输出通道的满量程电流驱动通过的值确定

该连接端子和AVSS之间的电阻RFS 。 RFS的标称值为430

对应

26.67毫安满量程电流。 RFS和满量程电流电平为每个操作之间的关系

模式中的功能描述中解释。

绿色或Y像素数据输入总线。索引0表示至少显著位。请参考功能说明

不同的操作模式。

动作模式控制1. M1被由设备直接解释（它不是由CLK锁存）。 M1配置设备

根据表1中。

操作模式控制2. SYNC过渡后的第二个上升沿锁存CLK M2 。该

解释依赖于过去的同步转换的极性：

SYNC L到H：锁存为M2_INT

SYNC H至L：锁定为INS3_INT

连同M1， M2_INT配置该设备示于表1.当INS3_INT为高时，同步输出是

插入的所有DAC输出;低将它插入只在AGY输出。也参见图2和表2中的值

M2在上电时是不确定的。因此，在SYNC至少1升->H过渡是需要设置的M2 。

描述

模拟红，G

，绿色和蓝色分别为PR， Y和铅电流输出直接驱动双的能力，

y ,

终止75 Ω同轴电缆。

BPb0–BPb9

CLK

10–1

COMP

DVDD

DVSS

FSADJ

GY0–GY9

36–27

邮政信箱655303

达拉斯，德克萨斯州75265

THS8133 ， THS8133A ， THS8133B

三路10位， 80 MSPS视频D / A转换器

具有三级同步发生

SLVS204C - 1999年4月 - 修订2000年9月

终端功能（续）

终奌站

名字

RPr0–PRr9

SYNC

针

13–22

I / O

描述

红色或Pr像素数据输入总线。索引0表示至少显著位。参阅对于不同的功能描述

操作模式

同步控制输入，低电平有效。在CLK的上升沿锁存同步。当断言，只有AGY输出

（ INS3_INT = L ，看到终端M2）或ARPr ， AGY和ABPb输出（ INS3_INT = H ，看到终端M2 ）的驱动

同步的水平，无论在数据还是空白输入的值。因此， SYNC应保持低

对于同步信号的整个持续时间，这是在一个三电平同步负和正部分的情况下（见

图7）。

同步三电平控制，高电平有效。在CLK的上升沿锁存SYNC_T 。当断言，积极同步（高

比消隐电平）时， SYNC为低电平时产生的。禁用时，负同步（低于消隐电平）

当SYNC为低电平时被产生。当产生一个三电平（负到正）同步， A L

→

在H转变

该信号位置的正跳变的开始。参见图6定时控制。

当SYNC并不断言（高）的SYNC_T的值将被忽略。

VREF

I / O

对DAC的基准电压源。名义上1.35 V内部基准电压源提供，这需要一个

外部0.1

VREF和AVSS之间的陶瓷电容。然而，内部基准可以过驱动

由外部提供的基准电压。

SYNC_T

DVDD DVSS

FSADJ

COMP

VREF

带隙

参考

RPR [9：0 ]

R /镨

DAC

ARPR

GY [9：0 ]

输入

格式化

绿/黄

DAC

AGY

血铅[9：0 ]

B /铅

DAC

ABPB

CLK

CON组fi guration

控制

SYNC / BLANK

控制

AVDD AVSS

SYNC

空白

SYNC_T

图1. THS8133框图

邮政信箱655303

达拉斯，德克萨斯州75265

THS8133 ， THS8133A ， THS8133B

三路10位， 80 MSPS视频D / A转换器

具有三级同步发生

SLVS204C - 1999年4月 - 修订2000年9月

（续）

设备CON组fi guration

数据输入到该设备可以从一个3x10b GBR /的YPbPr输入端口来提供。如果该设备被配置成采取

从所有三个通道的数据时，数据在CLK的每个上升沿移入。所有三个DAC的工作

CLK的全时钟速度。

设备配置（续）

在4个的情况下：2：2采样的数据（的YPbPr ）该装置可被馈送通过任一个2×10位或1×10位的多路

输入端口。内部多路分解器将路由输入样本以适当的DAC ：Y在时钟，铅的速率

和Pr在二分之一CLK的速率。

根据ITU- BT.656采样序列是铅-Y -PR超过1×10位接口（Y端口）。样品

序列空白已采取高（无效）后，开始在CLK的第一个上升沿。在这种情况下

CLK的频率为2倍的Y变换速度和两Pr和铅的四倍的转换速度。

用2×10位的输入接口，在Y端口和镨端口都被采样在每个CLK上升沿。公关口

进行采样序列的Pb -PR 。采样序列开始于CLK后空白的第一个上升沿

已采取高（无效）。在这种情况下， CLK的频率等于Y和2倍的转换速度

既Pr和Pb组成的转换速度。

该设备的操作模式是由M1和M2模式选择端子设置，可根据表1中。

操作模式还确定消隐电平，如下面所述的同步/消隐代解释

部分。

表1. THS8133配置

M2_INT

CON组fi guration

GBR

3x10b -4 ：4：4

的YPbPr

3x10b -4 ：4：4

的YPbPr

2x10b -4： 2：2的

描述

GBR模式4 ：4：4 。数据移入在CLK从G，B和R的输入通道的每个上升沿。对于

模拟输出水平消隐期间的定义，见注1 。

的YPbPr模式4 ：4：4 。数据在时钟CLK上从Y， Pb和Pr输入通道的每个上升沿。（见

注1 ）。对于模拟输出电平的消隐期间的定义，见注1 。

的YPbPr模式4 ： 2 ： 2 ×10位。数据在时钟CLK上从 &镨输入通道，每个上升沿。一

的Pb- Pr中的样本序列-...应该应用于镨端口。在CLK后的第一个上升沿

BLANK被拉高，铅应该出现在这个端口上。对于模拟输出电平的定义

在消隐，见注1 。

的YPbPr模式4 ： 2 ： 2 ×10位（ ITU- BT.656标准）。数据在时钟CLK上的每个上升沿

Y输入通道。对于模拟输出电平的消隐期间的定义，见注1 。

的YPbPr

1x10b -4： 2：2的

注1 ：在所有设备的版本中，对AGY信道输出的消隐电平对应的DAC输入代码0 。

在THS8133CPHP和THS8133ACPHP版本，在ABPb和ARPr通道输出的消隐电平对应于

DAC的512输入的代码，当同步被插入在所有三个通道（ INS3_INT = H）和对DAC的0输入代码时，

同步仅插在Y通道（ INS3_INT = L）的

在THS8133BCPHP版本，在ABPb和ARPr通道输出的消隐电平对应的512个输入码

DAC，而不论是否同步被插入在所有三个通道（ INS3_INT = H ），或者如果同步被插入只在Y通道（ INS3_INT = L）的

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THS8133 ， THS8133A ， THS8133B

三路10位， 80 MSPS视频D / A转换器

具有三级同步发生

SLVS204C - 1999年4月 - 修订2000年9月

表2. INS3_INT / M2_INT选择的M2

LAST

EVENT ON

SYNC

→ L

L-H

SYNC_T

L或H

（见注2 ）

INS3_INT

M2_INT

描述

同步插入活跃： SYNC低电平使同步发生在1 （ INS3_INT = L）或所有3

（ INS3_INT = H ）， DAC输出。 SYNC_T决定同步极性。

器件编程模式激活： DAC输出反映了DAC输入

（空白= H）或被迫消隐电平（空白= L）。 M2是根据解释

到表1中。

X =

不在乎

注2 ： M1和M2立即开始配置所述设备，因为它们将被解释，其中连续地为M1（静态销）或在第二上升

对于M2的SYNC过渡后缘上的CLK 。 M2被解释为任一INS3_INT或M2_INT ，如表2所示。

编程示例

该装置的结构，通常是静态的在一个给定的应用。如果M2_INT和INS3_INT需

无论低或高， M2引脚简单地连接到低电平或高电平。如果M2_INT和INS3_INT需要有不同的层次，

这些可以从SYNC引脚上的信号很容易地得到，如表3和图2 。

表3.生成M2从SYNC

为了有：

M2_INT

INS3_INT

适用于M2 ：

... SYNC延迟了2个CLK周期

...反相同步延迟2 CLK周期

所述输入格式和潜伏期示于图3-5中的每个操作模式。

CLK

SYNC

[ = SYNC_delayed ]

INS3_INT

如果（ M2 = SYNC_delayed ）

M2_INT = L和INS3_INT = H）的

M2_INT

[ = NOT SYNC_delayed ]

INS3_INT

如果（ M2 = NOT SYNC_delayed ）

M2_INT = H和INS3_INT = L）的

M2_INT

图2.生成INS3_INT和M2_INT从M2

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