TB502-02
布局建议和测试板PLL502-02
这说明提供布局建议，供PLL502-02并记录测试
船上准备了PLL502-02
最好的相位噪声和抖动性能是通过将VDD和GND ，并且最好拉范围之间有良好的去耦做法来实现
通过优化布局，以尽量减少对电路板寄生电容获得的性能。
作为一个例子，为了简化检测PLL502-02和评价由客户， PhaseLink提供测试板实现
最好的方法为采用分立元件的外部去耦的VCXO芯片。这引起了广大客户的关注是
PLL502-02是引脚对引脚PLL501-01和PLL501-05兼容，与未连接内部上除销＃ 2
PLL502-02.
虽然这种测试板实现令人满意的去耦效果，最好的结果是，当压控振荡器芯片被布置成最终实现
PCB，以下数据表中提出的建议。
1.外部组件和布局建议（按PLL502-02数据表）
该PLL502-02需要的外部元件正常工作的最小数目。一个标准的低频去耦
4.7μF或以上的电容应VDD （引脚6）和GND之间使用。此外，较高频率的去耦电容器
0.1μF需要VDD和GND之间。这些较高频率的去耦电容必须连接尽可能靠近PLL502-
02芯片越好，最好是直接旁边PLL502-02引脚。可用于时钟33Ω的串联端接电阻
输出（串联端接电阻不测试板来实现） 。
输入晶体连接在尽量靠近芯片成为可能，并优选地直接相邻的PLL502-02引脚。必须注意
定到C
L
水晶的评价：在标称电压控制（ 1.65V ）负载电容的PLL502-02呈现给晶
为9.5pF 。因此，如果用C晶
L
大于9.5pF更高时，它会在外部需要额外的（固定的）的负载电容来
补充PLL502-02的内部9.5pF ： 1各结晶电极和GND之间，尽量靠近晶体成为可能，并
最好直接旁边的晶体电极。例如，对于额定水晶对C
L
= 14.5pF ，两个外部电容为10pF （ 1间
是需要的，以便正确地加载该晶体的晶体和GND）的各电极。两个外部电容（由见于系列
晶体）的结果在一个附加的5pF在平行于9.5pF所呈现的PLL502-02 ，从而提供所需的总14.5pF
晶体（ 9.5pF // 5pF的= 14.5pF ） 。然而，如果与PLL502-02使用的晶体的额定为CL = 9.5pF ，没有外部电容
是requiredConsult PhaseLink推荐供应商。
2.水晶规格（按照PLL502-02数据表）
参数
晶体谐振器频率
晶体负载电容评级
水晶Pullability
推荐ESR
符号
F
XIN
C
L
（ XTAL ）
C
0
/C
1
（ XTAL ）
R
E
+3.3V
条件
水货基本模式
在VIN = 1.65V
AT切割
AT切割
分钟。
10
典型值。
马克斯。
20
单位
兆赫
pF
-
9.5
250
30
3.测试板原理图
注： C5和C4
只
如果需要的话
的晶体
C
L
更大
超过9.5 pF的
被使用。
请订购
测试板不
外部C5和
如果电容C4
你打算使用
CL的一个晶体
等于9.5pF 。
C3
4.7 uF的
XTAL ， NSK 17.664兆赫， 14 pF的
17.664兆赫
Y1
C5
C4
10 pF的10 pF的
U1
VIN控制
R1
?
R 1 = 0或10的
C6
0.1uf
C1
0.1uf
C2
0.1uf
= 0
1
2
3
4
鑫XOUT
VDD GND
CTRL VDD
GND CLK
8
7
6
5
时钟输出
PLL502-02
PLL501-01
47745弗里蒙特大道，弗里蒙特，加利福尼亚州94538电话：（ 510 ） 492-0990传真：（ 510 ） 492-0991
冯零一年十月三十○日第1页
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