TAS5558
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SLES273A - 2013年4月 - 修订2013年6月
8声道HD兼容的音频处理器， ASRC和PWM输出
检查样品：
TAS5558
1
1.1
123
介绍
特点
音频处理
- 音量控制范围18 dB到-127 dB的
（主八通道音量）
- 低音和高音控制与± 18分贝
范围内，可选择转角频率
- 可配置的响度补偿
- 两个动态范围压缩机，双
阈值，两个偏移，和3个斜坡
- 七双二阶滤波器每通道
- 系数银行和银行自动切换
PWM处理
- >105 - dB动态范围
- THD + N < 0.1 ％ （ 0-40千赫）
- 20 Hz至40 kHz时，为32KHz的扁平本底噪声 -
192KHz
- 灵活的自动静音逻辑和可编程
阈值和持续时间无噪声
手术
- 电源电源音量控制（ PSVC ）的
高性能的应用
- 可调节调制限制
一般特点
- 8通道异步采样率转换器
- 8声道音频处理32-192千赫
（ ARSC到96kHz ）
- 4路原生音频处理的
192kHZ
- 30 kHz的音频带宽为DTS -HD
兼容性
- 对于整个系统的功耗电源管理
控制
- 电源音量控制
音频输入或输出
- 最多五同步串行音频输入
（ 10个频道）
- 长达同步串行音频
输出（ 2通道）
- 调整的内部振荡器的时钟自动
检测和跛行模式
- 从模式32-192KHz具有自动/手动
采样率检测
- 八个差分PWM输出，可
支持AD或BD调制
- 两个差分PWM耳机输出
- I2S输出的外置无线子
- PWM输出支持单端（ S.E. ）或
桥接负载（BTL ）
1.2
应用
接口无缝地与大多数数字音频解码器
1.3
描述
该TAS5558是一款8通道数字脉宽调制器（ PWM）与数字音频处理和
采样率转换器，它可提供先进的性能和系统集成的高水平。
该TAS5558的设计与大多数数字音频解码器无缝连接。 TAS5558的设计
支持DTS -HD规格的蓝光HTIB应用。在ASRC由两个独立的模块
其中处理4通道，每个通道。因此，能够支持最多两个不同的输入采样率。
1
2
3
请注意，一个重要的通知有关可用性，标准保修，并且在关键的应用程序中使用
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所有其他商标均为其各自所有者的财产。
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加工不一定包括所有参数进行测试。
版权所有 2013年，德州仪器
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这些器件具有有限的内置ESD保护。引线应短接在一起或设备放置在导电泡棉
储存或搬运过程中，以防止对静电损坏MOS大门。
1.4
框图
SDIN1
SDIN2
SCLK
LRCLK
串行音频
接收器
2个立体声
4通道ASRC
定流量
DIGITAL AUDIO
处理器
（ DAP）的
10CH输入
8路处理器
8路输出混音器
8路PWM
发电机
+耳机
（PWM）的
PWM_x_1
经过8
SDIN2-1
SDIN2-2
SCLKO / SCLKIN_2
LRCLKO / LRCKIN_2
串行音频
接收器
2个立体声
绕行
4通道ASRC
/ BKND_ERR
有效
PWM_HPM_L&R
PWM_HPP_L&R
/ MUTE
/ PDN
DVSS2
DVSS1
DVDD2
I2C
控制
DVDD1
MCU
动力
AVSS_PWM
AVSS
AVDD_PWM
SDOUT/SDIN5
串行音频
Transciever
立体声
钟
（振荡器， PLL
等）
12.288
能源
经理
（ EMO ）
动力
供应
卷
控制
（ PSVC ）
PLL_FLTM
/ HP_SEL
RESET
TEST
PLL_FLTP
VR_PWM
OSCRES
MCLK
SCL
PSVC / MCLKO
VR_DIG
ASEL_EMO2
ASEL_EMO2
图1-1 。功能框图
1.5
描述（续）
该TAS5558能驱动八个通道H桥功率级。德州仪器功率级的
被设计为与TAS5558无缝工作。该TAS5558既支持单端或大桥
绑负载配置。该TAS5558还提供了一种高性能的，差分输出来驱动
外部，差分输入，模拟耳机放大器。
该TAS5558支持AD ， BD ，并在384 kHz的开关频率为48-三进制调制操作， 96 ，
和192 - kHz的数据。的8倍过采样结合的四阶噪声整形器提供了一个宽峰，
扁平本底噪声和优异的动态范围从20赫兹到32千赫。
TAS5558还设有电源，音量控制（ PSVC ）在低功率提高了动态范围
电平，并且可以与闭环PWM输入功率来使用时，可以用作一类G电源供应部
阶段。
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VR_ANA
EMO1
AVDD
SDA
3
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2
2.1
2.1.1
设备信息
物理特性
TAS5558引脚分配
DCA包装
（ TOP VIEW ）
PWM_HPM_L
PWM_HPP_L
PWM_HPM_R
PWM_HPP_R
AVSS
PLL_FLTM
PLL_FLTP
VR_ANA
AVDD
ASEL_EMO2
MCLK
OSCRES
DVSS2_CORE
DVDD2_CORE
EMO1
RESET
HP_SEL
PDN
MUTE（静音）
SDA
SCL
LRCLK
SCLK
SDIN1
SDIN2
SDIN2_1
SDIN2_2
VR_DIG
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
56
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
TAS5558
PWM_P_6
PWM_M_6
PWM_P_5
PWM_M_5
VR_PWM
AVSS_PWM
AVDD_PWM
PWM_P_8
PWM_M_8
PWM_P_7
PWM_M_7
PWM_P_4
PWM_M_4
PWM_P_3
PWM_M_3
PWM_P_2
PWM_M_2
PWM_P_1
PWM_M_1
有效
DVSS1_CORE
DVDD1_CORE
BKND_ERR
PSVC / MLCK
TEST
LRCLKO （ LRCK_2 ）
SCLKO （ SCLK_2 ）
SDOUT （ SDIN5 ）
P0113-02
图2-1 。 TAS5558引脚
4
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2.1.2
引脚说明
针
号
10
TYPE
(1)
DIO
5-V
宽容
终止
(2)
上拉
描述
I2C地址选择。地址0X34 / 0x36数据与引脚的值是"0 “或
"1"中去断言复位。可以被编程为一个输出（如能量
管理输出的低音炮）
模拟电源（ 3.3V）的PLL 。
3.3 V模拟电源的PWM 。这个终端可以连接到该
用于驱动电源端子DVDD相同的电源;但要实现低PLL
抖动，该终端应绕过来AVSS_PWM一个0.1μF的低ESR
电容。
模拟地
模拟地为PWM 。必须直接返回铜路径模拟3.3V电源
为优化性能。
上拉
低电平有效。甲后端误差序列是通过将逻辑低到这个生成
终奌站。该BKND_ERR结果没有改变I2C参数，所有的H-
桥驱动信号将硬静音状态（非PWM开关） 。
3.3 V数字电源。 （建议在去耦电容器
0.1
μF
和10
μF
安装在靠近该引脚） 。
3.3 V数字电源的PWM 。 （建议在去耦
0.1电容器
μF
和10
μF
安装在靠近该引脚） 。
数字地面1
数字地2
能源经理输出中断 - 置为高电平时，超过阈值。
5V
上拉
耳机/扬声器选择。当一个逻辑低的施加，该耳机是
选择（扬声器是关闭的） 。当一个逻辑高电平加，扬声器选择
（耳机处于关闭状态） 。
串行音频数据的左/右时钟（采样率时钟）
LRCLK为I2S输出。也可以被用作LRCKIN_2 （I2S输入为SDIN2_x
和SRC银行2 ）
3.3 -V主时钟输入。这个时钟的输入频率范围可以从2
兆赫至50兆赫。
5V
上拉
输出软静音，低电平有效（静音信号=逻辑低，正常运行=
逻辑高电平） 。静音控制提供了无噪音音量斜坡沉默。
解除静音提供了一个无噪声坡道收市成交量。
振荡电阻（ 1 ％容差） 。
掉电，低电平有效。 PDN掉电所有的逻辑并停止所有的时钟
每当一个逻辑低电平被施加。在I2C参数通过一个保留
掉电周期，只要RESET处于非活动状态。
PLL负过滤器。
PLL积极的过滤器。
电源音量控制PWM输出或MCKO外部ADC （ SDIN5
源）
PWM左声道耳机（差分 - ）
PWM右声道耳机（差分 - ）
PWM左声道耳机（差分+）
PWM右声道耳机（差+ ）
PWM输出1 （差分 - ）
PWM输出2 （差 - ）
PWM输出3 （差分 - ）
PWM 4输出（差分 - ）
PWM 5输出（线路输出L） （差分 - ）
PWM输出6 （线路输出R） （差分 - ）
PWM输出7 （差分 - ）
PWM输出8 （差分 - ）
PWM输出1 （ +差）
名字
ASEL_EMO2
AVDD
AVDD_PWM
9
50
P
P
AVSS
AVSS_PWM
BKND_ERR
5
51
34
P
P
DI
DVDD1
DVDD2
DVSS1
DVSS2
EMO1
HP_SEL
35
14
36
13
15
17
P
P
P
P
DO
DI
LRCLK
LRCLKO /
LRCKIN_2
肌球蛋白轻链激酶
MUTE（静音）
22
31
11
19
DI
DIO
DI
DI
5V
5V
下拉
下拉
OSCRES
PDN
12
18
DO
DI
5V
1MΩ电阻
上拉
PLL_FLTM
PLL_FLTP
PSVC / MCLKO
PWM_HPM_L
PWM_HPM_R
PWM_HPP_L
PWM_HPP_R
PWM_M_1
PWM_M_2
PWM_M_3
PWM_M_4
PWM_M_5
PWM_M_6
PWM_M_7
PWM_M_8
PWM_P_1
6
7
33
1
3
2
4
38
40
42
44
53
55
46
48
39
AIO
AIO
DO
DO
DO
DO
DO
DO
DO
DO
DO
DO
DO
DO
DO
DO
(1)
(2)
TYPE ： A =模拟; D = 3.3 V数字; P =电源/地/去耦; I =输入; O =输出
所有的上拉是20 μA弱上拉和下拉全部都是20 μA弱下拉。的上拉和下拉包括保证
如果端子悬空正确的输入逻辑电平（上拉
→
逻辑1输入;下拉
→
逻辑0输入） 。设备驱动
上拉输入必须能吸收20
μA
同时保持逻辑0电平驱动。设备驱动输入，下拉必须
能源20
μA
同时保持逻辑1驱动电平。
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