tm
TE
CH
T35L6464A
同步
BURST SRAM
特点
快速访问时间：5， 6，7，和为8ns
快速的时钟速度： 100 ， 83 ， 66 ，和50兆赫
提供高性能3-1-1-1接入速率
快速OE访问时间： 5和为6ns
3.3V单电源+ 10 ％ / -5V电源
常见的数据输入和数据输出
字节写使能和全球
写控制
五个芯片使深度扩展和
地址流水线
地址，控制，输入和输出管线
注册
内部自定时限的写周期
写透传功能
突发控制引脚（交错或线性爆裂
序）
高密度，高速包
低电容总线负载
在额定接入30pF的高输出驱动能力
时间
贪睡模式，可降低待机功耗
单周期禁用（奔腾
Tm值
BSRAM
兼容）
64K ×64的SRAM
3.3V电源，完全注册和输出，
串计数器
引脚分配
（ TOP VIEW ）
128127126125 124 123122 121 120 119 118117 116115114113112111110109108107106105104103
VSSQ
DQ33
DQ34
DQ35
DQ36
DQ37
DQ38
DQ39
DQ40
DQ41
DQ42
DQ43
VCCQ
VSSQ
DQ44
DQ45
DQ46
DQ47
DQ48
DQ49
DQ50
DQ51
DQ52
DQ53
VCCQ
VSSQ
DQ54
DQ55
DQ56
DQ57
DQ58
DQ59
DQ60
DQ61
DQ62
DQ63
DQ64
VCCQ
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
VSS
VCC
CE
BW8
BW7
BW6
BW5
OE
CLK
BWE
GW
BW4
BW3
VSS
VCC
BW2
BW1
ADSC
ADSP
ADV
VSSQ
VCCQ
CE3
CE2
CE3
CE2
128引脚QFP
or
128引脚LQFP
102
101
100
99
98
97
96
95
94
93
92
91
90
89
88
87
86
85
84
83
82
81
80
79
78
77
76
75
74
73
72
71
70
69
68
67
66
65
VCCQ
DQ32
DQ31
DQ30
DQ29
DQ28
DQ27
DQ26
DQ25
DQ24
DQ23
DQ22
VSSQ
VCCQ
DQ21
DQ20
DQ19
DQ18
DQ17
DQ16
DQ15
DQ14
DQ13
DQ12
VSSQ
VCCQ
DQ11
DQ10
DQ9
DQ8
DQ7
DQ6
DQ5
DQ4
DQ3
DQ2
DQ1
VSSQ
39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63 64
VSSQ
NC
模式
A15
A14
A13
VCC
VSS
A12
A11
A10
A9
A8
NC
A7
A6
A5
A4
A3
VCC
VSS
A2
A1
A0
ZZ
VCCQ
选项
定时
5ns的访问/周期为10ns
6ns的访问/周期为12ns
7ns的访问/周期为15ns
为8ns接入/ 20ns的周期
包
128引脚QFP
128引脚LQFP
记号
-5
-6
-7
-8
Q
L
概述
台湾内存技术同步
突发RAM系列采用：高速，低功耗
采用先进的三层CMOS设计
多晶硅，双层金属技术。每
存储器单元包括四个晶体管和两个
高价值的电阻。
该T35L6464A SRAM集成65536 ×64
SRAM单元具有先进的同步外设
电路和一个2位计数器，用于内部突发
操作。所有的同步输入端通过门控
由一个正沿触发控制寄存器
时钟输入（CLK） 。同步输入包括
所有地址，所有的数据输入，三低电平有效
片选（ CE ， CE2和CE3 ） ，另外两个
芯片使能（ CE2和CE3 ） ，突发控制输入
出版日期：八月1998年
版本：电子
型号示例
产品型号
T35L6464A -5Q
T35L6464A -5L
PKG 。
Q
L
突发序列
交错
（ MODE = NC或VCC ）
线性（ MODE = GND）
台湾记忆体技术，公司保留权利
P. 1
改变产品或规格，恕不另行通知。
tm
TE
CH
T35L6464A
引脚说明
QFP引脚
42-44, 47-51,
53-57, 60-62
符号。
TYPE
描述
A0-
输入 -
地址：这些输入注册的，必须符合设置和
围绕CLK的上升沿A15同步保持时间。突发计数器
产生与A0和A1相关的内部地址，在一阵
周期和等待周期。
BW1
-
输入 -
写字节：写字节写为低表示写cyle为高电平
BW8
同步读周期。
BW1
控制DQ1 - DQ8 。
BW2
控制DQ9-
DQ16.
BW3
控制DQ17 - DQ24 。
BW4
控制DQ25 - DQ32 。
BW5
控制DQ33 - DQ40 。
BW6
控制DQ41 - DQ48 。
BW7
控制DQ49 - DQ56 。
BW8
控制DQ57 - DQ64 。数据I / O是
如果这些投入低，空调的高阻抗
BWE
为低。
BWE
输入 -
写使能：此低电平输入门字节写操作
周围的上升沿同步，并且必须满足建立和保持时间
CLK 。
GW
输入 -
全局写：此低电平输入允许一个完整的64位写
同步发生独立的
BWE
和
BWN
行，并且必须满足
的建立和保持周围CLK的上升沿时间。
CLK
输入 -
时钟：这个信号寄存器的地址，数据，芯片启用，写
同步控制，并在其上升沿突发控制输入。所有同步
输入必须满足建立和保持全天候的崛起时代
边缘。
CE
输入 -
同步芯片使能：此低电平输入用于启用
同步的设备和条件，内部使用的
ADSP
。该输入是
只有当一个新的外部地址被装入取样。
CE2
输入 -
同步芯片使能：此低电平输入用于启用
同步的设备。这个输入被采样，只有当一个新的外部地址
被加载。此输入可用于存储器深度扩展。
CE2
输入 -
同步芯片使能：此高电平输入是用来启用
同步的设备。这个输入被采样，只有当一个新的外部地址
被加载。此输入可用于存储器深度扩展。
CE3
输入 -
同步芯片使能：此低电平输入用于启用
同步的设备。这个输入被采样，只有当一个新的外部地址
被加载。此输入可用于存储器深度扩展。
CE3
输入 -
同步芯片使能：此高电平输入是用来启用
同步的设备。这个输入被采样，只有当一个新的外部地址
被加载。此输入可用于存储器深度扩展。
OE
输入
输出使能：此低电平有效的异步输入使
数据输出驱动器。
107, 108, 111,
112,117-120
114
113
115
121
124
126
125
127
116
台湾记忆体技术，公司保留权利
改变产品或规格，恕不另行通知。
P. 3
出版日期：八月1998年
版本：电子
tm
105
TE
CH
T35L6464A
引脚说明
（续）
QFP引脚
104
符号。
ADV
ADSP
106
ADSC
41
模式
63
ZZ
2-12,15-24,
27-37,66-76,
79-88,91-101
DQ1-
DQ64
45,58,109,122
46,59,110,123
13,25,38,64,
77,89,102,128
1,14,26,39,65,
78,90,103
40,52
VCC
VSS
VCCQ
VSSQ
NC
TYPE
描述
输入 -
处理进展：该低电平输入，用于控制所述
内部同步突发计数器。在这个引脚上产生等待周期
（无地址提前） 。
输入 -
地址状态处理器：此低电平输入，以及
CE
同步是低，导致一种新的外部地址进行登记和
读周期是使用新的地址发起的。
输入 -
地址状态控制器：此低电平输入，使设备
同步被取消选择的或随着新的外部地址选择为
注册。一个读或写周期取决于启动
写控制输入。
输入 -
模式：输入选择的突发序列。的低电平引脚
STATIC
选择线性突发。数控或HIGH这个引脚选择
交错爆裂。不改变输入状态，而设备
操作。
输入
贪睡启用：此高电平有效的异步输入，使
设备进入低功耗待机模式，其中，在所有的数据
存储器阵列被保留。
输入/
数据输入/输出：第一个字节是DQ1 - DQ8 。第二个字节DQ9-
产量
DQ16 。第三个字节是DQ17 - DQ24 。第四个字节为DQ25- DQ32 。
第五个字节是DQ33- DQ40 。第六个字节是DQ41- DQ48 。第七
字节是DQ49- DQ56 。第8个字节是DQ57- DQ64 。输入数据
必须满足建立和保持周围CLK的上升沿时间。
供应
电源： 3.3V +10 ％ / - 5 ％ 。
地
接地：接地
I / O电源隔离输出缓冲器电源： 3.3V +10 ％ / - 5 ％ 。
I / O接地输出缓冲地：GND
-
无连接：这些信号没有内部conntected 。
台湾记忆体技术，公司保留权利
改变产品或规格，恕不另行通知。
P. 4
出版日期：八月1998年
版本：电子
tm
TE
CH
T35L6464A
同步
BURST SRAM
特点
快速访问时间：5， 6，7，和为8ns
快速的时钟速度： 100 ， 83 ， 66 ，和50兆赫
提供高性能3-1-1-1接入速率
快速OE访问时间： 5和为6ns
3.3V单电源+ 10 ％ / -5V电源
常见的数据输入和数据输出
字节写使能和全球
写控制
五个芯片使深度扩展和
地址流水线
地址，控制，输入和输出管线
注册
内部自定时限的写周期
写透传功能
突发控制引脚（交错或线性爆裂
序）
高密度，高速包
低电容总线负载
在额定接入30pF的高输出驱动能力
时间
贪睡模式，可降低待机功耗
单周期禁用（奔腾
Tm值
BSRAM
兼容）
64K ×64的SRAM
3.3V电源，完全注册和输出，
串计数器
引脚分配
（ TOP VIEW ）
128127126125 124 123122 121 120 119 118117 116115114113112111110109108107106105104103
VSSQ
DQ33
DQ34
DQ35
DQ36
DQ37
DQ38
DQ39
DQ40
DQ41
DQ42
DQ43
VCCQ
VSSQ
DQ44
DQ45
DQ46
DQ47
DQ48
DQ49
DQ50
DQ51
DQ52
DQ53
VCCQ
VSSQ
DQ54
DQ55
DQ56
DQ57
DQ58
DQ59
DQ60
DQ61
DQ62
DQ63
DQ64
VCCQ
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
VSS
VCC
CE
BW8
BW7
BW6
BW5
OE
CLK
BWE
GW
BW4
BW3
VSS
VCC
BW2
BW1
ADSC
ADSP
ADV
VSSQ
VCCQ
CE3
CE2
CE3
CE2
128引脚QFP
or
128引脚LQFP
102
101
100
99
98
97
96
95
94
93
92
91
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89
88
87
86
85
84
83
82
81
80
79
78
77
76
75
74
73
72
71
70
69
68
67
66
65
VCCQ
DQ32
DQ31
DQ30
DQ29
DQ28
DQ27
DQ26
DQ25
DQ24
DQ23
DQ22
VSSQ
VCCQ
DQ21
DQ20
DQ19
DQ18
DQ17
DQ16
DQ15
DQ14
DQ13
DQ12
VSSQ
VCCQ
DQ11
DQ10
DQ9
DQ8
DQ7
DQ6
DQ5
DQ4
DQ3
DQ2
DQ1
VSSQ
39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63 64
VSSQ
NC
模式
A15
A14
A13
VCC
VSS
A12
A11
A10
A9
A8
NC
A7
A6
A5
A4
A3
VCC
VSS
A2
A1
A0
ZZ
VCCQ
选项
定时
5ns的访问/周期为10ns
6ns的访问/周期为12ns
7ns的访问/周期为15ns
为8ns接入/ 20ns的周期
包
128引脚QFP
128引脚LQFP
记号
-5
-6
-7
-8
Q
L
概述
台湾内存技术同步
突发RAM系列采用：高速，低功耗
采用先进的三层CMOS设计
多晶硅，双层金属技术。每
存储器单元包括四个晶体管和两个
高价值的电阻。
该T35L6464A SRAM集成65536 ×64
SRAM单元具有先进的同步外设
电路和一个2位计数器，用于内部突发
操作。所有的同步输入端通过门控
由一个正沿触发控制寄存器
时钟输入（CLK） 。同步输入包括
所有地址，所有的数据输入，三低电平有效
片选（ CE ， CE2和CE3 ） ，另外两个
芯片使能（ CE2和CE3 ） ，突发控制输入
出版日期：八月1998年
版本：电子
型号示例
产品型号
T35L6464A -5Q
T35L6464A -5L
PKG 。
Q
L
突发序列
交错
（ MODE = NC或VCC ）
线性（ MODE = GND）
台湾记忆体技术，公司保留权利
P. 1
改变产品或规格，恕不另行通知。
tm
TE
CH
T35L6464A
引脚说明
QFP引脚
42-44, 47-51,
53-57, 60-62
符号。
TYPE
描述
A0-
输入 -
地址：这些输入注册的，必须符合设置和
围绕CLK的上升沿A15同步保持时间。突发计数器
产生与A0和A1相关的内部地址，在一阵
周期和等待周期。
BW1
-
输入 -
写字节：写字节写为低表示写cyle为高电平
BW8
同步读周期。
BW1
控制DQ1 - DQ8 。
BW2
控制DQ9-
DQ16.
BW3
控制DQ17 - DQ24 。
BW4
控制DQ25 - DQ32 。
BW5
控制DQ33 - DQ40 。
BW6
控制DQ41 - DQ48 。
BW7
控制DQ49 - DQ56 。
BW8
控制DQ57 - DQ64 。数据I / O是
如果这些投入低，空调的高阻抗
BWE
为低。
BWE
输入 -
写使能：此低电平输入门字节写操作
周围的上升沿同步，并且必须满足建立和保持时间
CLK 。
GW
输入 -
全局写：此低电平输入允许一个完整的64位写
同步发生独立的
BWE
和
BWN
行，并且必须满足
的建立和保持周围CLK的上升沿时间。
CLK
输入 -
时钟：这个信号寄存器的地址，数据，芯片启用，写
同步控制，并在其上升沿突发控制输入。所有同步
输入必须满足建立和保持全天候的崛起时代
边缘。
CE
输入 -
同步芯片使能：此低电平输入用于启用
同步的设备和条件，内部使用的
ADSP
。该输入是
只有当一个新的外部地址被装入取样。
CE2
输入 -
同步芯片使能：此低电平输入用于启用
同步的设备。这个输入被采样，只有当一个新的外部地址
被加载。此输入可用于存储器深度扩展。
CE2
输入 -
同步芯片使能：此高电平输入是用来启用
同步的设备。这个输入被采样，只有当一个新的外部地址
被加载。此输入可用于存储器深度扩展。
CE3
输入 -
同步芯片使能：此低电平输入用于启用
同步的设备。这个输入被采样，只有当一个新的外部地址
被加载。此输入可用于存储器深度扩展。
CE3
输入 -
同步芯片使能：此高电平输入是用来启用
同步的设备。这个输入被采样，只有当一个新的外部地址
被加载。此输入可用于存储器深度扩展。
OE
输入
输出使能：此低电平有效的异步输入使
数据输出驱动器。
107, 108, 111,
112,117-120
114
113
115
121
124
126
125
127
116
台湾记忆体技术，公司保留权利
改变产品或规格，恕不另行通知。
P. 3
出版日期：八月1998年
版本：电子
tm
105
TE
CH
T35L6464A
引脚说明
（续）
QFP引脚
104
符号。
ADV
ADSP
106
ADSC
41
模式
63
ZZ
2-12,15-24,
27-37,66-76,
79-88,91-101
DQ1-
DQ64
45,58,109,122
46,59,110,123
13,25,38,64,
77,89,102,128
1,14,26,39,65,
78,90,103
40,52
VCC
VSS
VCCQ
VSSQ
NC
TYPE
描述
输入 -
处理进展：该低电平输入，用于控制所述
内部同步突发计数器。在这个引脚上产生等待周期
（无地址提前） 。
输入 -
地址状态处理器：此低电平输入，以及
CE
同步是低，导致一种新的外部地址进行登记和
读周期是使用新的地址发起的。
输入 -
地址状态控制器：此低电平输入，使设备
同步被取消选择的或随着新的外部地址选择为
注册。一个读或写周期取决于启动
写控制输入。
输入 -
模式：输入选择的突发序列。的低电平引脚
STATIC
选择线性突发。数控或HIGH这个引脚选择
交错爆裂。不改变输入状态，而设备
操作。
输入
贪睡启用：此高电平有效的异步输入，使
设备进入低功耗待机模式，其中，在所有的数据
存储器阵列被保留。
输入/
数据输入/输出：第一个字节是DQ1 - DQ8 。第二个字节DQ9-
产量
DQ16 。第三个字节是DQ17 - DQ24 。第四个字节为DQ25- DQ32 。
第五个字节是DQ33- DQ40 。第六个字节是DQ41- DQ48 。第七
字节是DQ49- DQ56 。第8个字节是DQ57- DQ64 。输入数据
必须满足建立和保持周围CLK的上升沿时间。
供应
电源： 3.3V +10 ％ / - 5 ％ 。
地
接地：接地
I / O电源隔离输出缓冲器电源： 3.3V +10 ％ / - 5 ％ 。
I / O接地输出缓冲地：GND
-
无连接：这些信号没有内部conntected 。
台湾记忆体技术，公司保留权利
改变产品或规格，恕不另行通知。
P. 4
出版日期：八月1998年
版本：电子
QQ：2881677436 复制
