麦克雷尔INC 。
2.5V / 3.3V 2.5GHz的
差2通道
精密CML延迟线
的SuperLite
SY55856U
的SuperLite
SY55856U
特点
s
保证AC参数随温度和电压
＆ GT ; 2.5GHz的F
最大
< 384ps传播延迟
< 120ps牛逼
r
/t
f
s
无论是延迟的时钟或数据
s
50ps的增量
s
±
350ps总延迟
s
源端的CML输出
s
全差分I / O
s
宽电源电压范围： 2.3V至3.6V
s
提供纤小的32引脚EPAD - TQFP封装
的SuperLite
描述
该SY55856U是2.5GHz的双通道，完全差分
CML （电流模式逻辑）延迟线。该装置是
优化，以调整两个信道之间的相对延迟，
如时钟和数据，在50ps的增量。两个输入端
在50ps的7增量可被调整在任一方向，
对于一个总的调整范围
±350ps.
此外，该
时钟输入可能通过CINV控制引脚反转。
该SY55856U输入设计，接受单
端或差分CML信号。差分CML
输出为50Ω负载优化（ 50Ω源终止） ，
因此仅需要在输出单100Ω的电阻
对。输出上升和下降时间极快110ps （最大）
和差分摆幅的400mV 。最大
吞吐量SY55856U的是保证超过
2.5GHz的（ 5Gbps的） 。
应用
s
s
s
s
s
s
数据通信系统
电信系统
高速背板
信号去歪斜
脉冲定位
数字控制延迟线
的SuperLite是麦克雷尔公司的商标。
M9999-011207
hbwhelp@micrel.com或（408） 955-1690
REV ：E
修订： / 0
1
发行日期： 2007年1月
麦克雷尔INC 。
的SuperLite
SY55856U
封装/订购信息
DELAY_SEL
订购信息
(1)
VCC
VCC
VCC
VCC
产品型号
/ DATA_OUT
GND
DATA_OUT
GND
GND
CLK_OUT
GND
/ CLK_OUT
包
TYPE
H32-1
H32-1
H32-1
H32-1
操作
范围
产业
产业
产业
产业
包
记号
55856U
55856U
领导
完
的Sn-Pb
的Sn-Pb
S2
S1
32 31 30 29 28 27 26 25
/ DATA_IN
GND
DATA_IN
GND
GND
CLK_IN
GND
/ CLK_IN
1
2
3
4
5
6
7
8
9
VCC
10 11 12 13 14 15 16
CINV
VCC
NC
NC
VCC
VCC
LVL
24
23
22
S0
SY55856UHI
SY55856UHITR
(2)
SY55856UHG
(3)
SY55856UHGTR
(2, 3)
顶视图
EPAD - TQFP
H32-1
21
20
19
18
17
55856U带
镍钯金
无铅条线指标无铅
55856U带
镍钯金
无铅条线指标无铅
注意事项：
1.联系工厂用于芯片的可用性。骰子是保证在T
A
= 25 ° C，仅直流ELECTRICALS 。
2.磁带和卷轴。
建议用于新设计3.无铅封装。
32引脚EPAD - TQFP （ H32-1 ）
引脚说明
引脚数
1, 3
2, 4, 5, 7,
18, 20. 21, 23
22, 24
6, 8
17, 19
9, 10, 15, 16
25, 26, 31, 32
11
引脚名称
/ DATA_IN ，
DATA_IN
GND
DATA_OUT ，
/ DATA_OUT
CLK_IN ，
/ CLK_IN
/ CLK_OUT ，
CLK_OUT
VCC
CINV
引脚功能
CML输入（差分） 。这是一项所述的CML输入，在信号中的数据。延迟的
这个版本的信号出现在DATA_OUT ， / DATA_OUT 。
地面上。
CML输出（差分） 。这是一个CML的输出，所述数据输出。它是一个延迟
版本DATA_IN的， / DATA_IN 。
CML输入（差分） 。这是一项所述的差分CML输入，在信号的时钟。一
该输入延迟版本出现在CLK_OUT ， / CLK_OUT 。
CML输出（差分） 。这是一项所述的CML输出时，时钟的输出。它是一个延迟，
CLK_IN ， / CLK_IN的副本。
电源。
VT输入（单端） 。这是时钟反相选择信号。该输入可选
反转CLK_IN ， / CLK_IN信号导致的倒CLK_OUT ， / CLK_OUT 。一
电压低于阈值VT结果中没有反转。高于阈值的电压
结果是从时钟输入到时钟输出的反转。请参阅“ VT输入”
下面的部分。
模拟输入。此输入确定什么级别的区分逻辑从逻辑低高。这
输入影响的CINV ， S0，S1和S2输入的行为。请参阅“ VT输入”
下面的部分更多的细节。为控制接口，参见图3a。对于TTL控制
接口，如图3b所示。
VT输入（单端） 。 CML兼容的控制逻辑。这是延迟路径控制输入。
逻辑高的延迟相对于所述数据信号中的时钟信号。一个逻辑低电平延迟
数据信号相对于时钟信号。输入S2 ，延迟S1和S0控制量。
VT输入（单端） 。 CML兼容的控制逻辑。这是延迟选择控制
输入。这三个位定义了数据和之间多少相对延迟将发生
时钟信号，按照在表2中的控制逻辑接口中所示的真值表，见
图3a。对于TTL控制界面，如图3b所示。 S0 = LSB 。
无连接。
14
LVL
30
DELAY_SEL
27, 28, 29
S0, S1, S2
12, 13
NC
M9999-011207
hbwhelp@micrel.com或（408） 955-1690
2
麦克雷尔INC 。
的SuperLite
SY55856U
框图
VCC
DATA_IN
/ DATA_IN
A0
A1
A3
A2
A4
A5
A6
输入
卜FF器
A7 S1 S2
S0
DATA_OUT
/ DATA_OUT
S2
S1
5k
LVL
5k
V
REF
= 1.3V
A0
A1
A3
A2
A4
A5
A6
CLK_IN
/ CLK_IN
输入
卜FF器
A7 S1 S2
S0
S0
DEL_SEL
CLK_OUT
/ CLK_OUT
CINV
GND
M9999-011207
hbwhelp@micrel.com或（408） 955-1690
3
麦克雷尔INC 。
的SuperLite
SY55856U
功能说明
建立静态逻辑输入
一个CML的输入对的真引脚内部偏置到
地面通过75KΩ电阻。的补针
V之间的CML输入对内部偏置一半
CC
和接地通过一个分压器包括两个75KΩ
电阻器。为了保持CML输入的静态逻辑0在V
CC
＆ GT ;
3.0V ，悬空两个输入端。对于V
CC
≤
3.0V,
连补输入到V
CC
和离开的真
输入端悬空。为了使输入静态逻辑之一，
连真正的投入到V
CC
和离开的补
输入端悬空。这是唯一安全的方式来引起
CML输入是在一个静态值。特别是，没有慢性粒细胞白血病
输入应直接连接到地。所有的NC引脚
下面的数字应悬空。
VT （可变阈值）输入
五个输入到SY55856U ， CINV ， DELAY_SEL ， S0，S1，并
S2 ，是可变门限输入。该LVL输入确定
区别于逻辑高，从逻辑电压阈值
低只有这五个输入。如果LVL悬空时，
或V
TCL
,
2
以较高者为准。为了获得一个逻辑开关阈值
与此不同，对单板层积材的输入必须被驱动与
实际所需的阈值电压。用户可以驱动
LVL引脚与V之间的电压
CC
- 0.1V和地面。
例如，驾驶拉特与电压设定在Vcc - 1.3V
使VT输入接受单端PECL输出
并适当地进行切换。
需要注意的是VT输入在内部钳位，以使
门槛不会低于VTCL伏。由于驱动
LVL输入端对地导致门槛是什么地方
V之间
TCL
（MIN）和V
TCL
（最大值） ，因此预计该
用户将保持电压在拉特销处于或高于V
TCL
（最大值）。请参考图3进行澄清。
VT输入将切换左右
V
CC
+
GND
NC
IN
/ IN
V
CC
NC
IN
/ IN
NC
V
CC
＆ GT ; 3.0V
图1.硬接线逻辑"1"
(1)
NC
VCC
IN
/ IN
逻辑
开关
门槛
V
CC
V
CC
— 0.1V
V
CC
≤
3.0V
图2.硬接线逻辑"0"
(1)
V
CC
V
TCL
操作
范围
V
TCL
V
CC
— 0.1V
V
CC
LVL
输入
TTL
司机
3.0V
≤
V
CC
≤
3.6V
1.10k
3
V
CC
SY55856
S0, S1, S2
LVL
909
图3a。逻辑开关阈值
注： 1 。
IN是任DATA_IN或CLK_IN输入。 / IN是要么/
DATA_IN或/ CLK_IN输入。
图3b 。接口TTL到CML选择
（ CINV ， DELAY_SEL ， S0，S1， S2）的
M9999-011207
hbwhelp@micrel.com或（408） 955-1690
4
麦克雷尔INC 。
的SuperLite
SY55856U
绝对最大额定值
(1)
符号
V
CC
V
IN
V
OUT
T
A
T
领导
T
商店
θ
JA
电源电压
输入电压
CML输出电压
工作温度范围
LeadcTemperature （焊接， 20秒）。
存储温度范围
封装热阻
（结到环境）
裸露焊盘焊接到PCB的GND引脚
封装热阻
（结到外壳）
- 静止空气
- 500lfpm
等级
价值
-0.5到+6.0
-0.5到V
CC
+5.0
-0.5到V
CC
+5.0
-40至+85
260
-55到+125
28
20
单位
V
V
V
°C
°C
°C
° C / W
° C / W
θ
JC
注： 1 。
4
° C / W
如果绝对最大额定值超出可能会造成永久性损坏设备。这是一个额定值只和功能的操作不
隐含在高于此数据表的操作部分详述的其他条件。暴露在绝对最大RATlNG条件
长时间可能会影响器件的可靠性。
CML终止
所有的CML输入接受CML输出的任何其他
这个家庭的成员。所有的CML输出源
终止50Ω差分驱动器，如图4 。
SY55856U预计其输入在外部终止。
SY55856U输入被设计成接受一个终止
一个CML的真实和互补输入端之间的电阻
差动输入对，因为如图4中所示。
V
CC
50
50
50
100
50
16mA
SY55856U
图4. 50
加载CML输出
M9999-011207
hbwhelp@micrel.com或（408） 955-1690
5
麦克雷尔INC 。
2.5V / 3.3V 2.5GHz的
差2通道
精密CML延迟线
的SuperLite
SY55856U
的SuperLite
SY55856U
特点
■
保证AC参数随温度和电压
＆ GT ; 2.5GHz的F
最大
< 384ps传播延迟
< 120ps牛逼
r
/t
f
■
无论是延迟的时钟或数据
■
50ps的增量
■
±
350ps总延迟
■
源端的CML输出
■
全差分I / O
■
宽电源电压范围： 2.3V至3.6V
■
提供纤小的32引脚EPAD - TQFP封装
的SuperLite
描述
该SY55856U是2.5GHz的双通道，完全差分
CML （电流模式逻辑）延迟线。该装置是
优化，以调整两个信道之间的相对延迟，
如时钟和数据，在50ps的增量。两个输入端
在50ps的7增量可被调整在任一方向，
对于一个总的调整范围
±350ps.
此外，该
时钟输入可能通过CINV控制引脚反转。
该SY55856U输入设计，接受单
端或差分CML信号。差分CML
输出为50Ω负载优化（ 50Ω源终止） ，
因此仅需要在输出单100Ω的电阻
对。输出上升和下降时间极快110ps （最大）
和差分摆幅的400mV 。最大
吞吐量SY55856U的是保证超过
2.5GHz的（ 5Gbps的） 。
应用
■
■
■
■
■
■
数据通信系统
电信系统
高速背板
信号去歪斜
脉冲定位
数字控制延迟线
的SuperLite是麦克雷尔公司的商标。
M9999-021908
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冯：F
修订： / 0
1
发行日期： 2008年2月
麦克雷尔INC 。
的SuperLite
SY55856U
封装/订购信息
DELAY_SEL
订购信息
(1)
VCC
VCC
VCC
VCC
产品型号
/ DATA_OUT
GND
DATA_OUT
GND
GND
CLK_OUT
GND
/ CLK_OUT
包
TYPE
H32-1
H32-1
H32-1
H32-1
操作
范围
产业
产业
产业
产业
包
记号
55856U
55856U
领导
完
的Sn-Pb
的Sn-Pb
S2
S1
32 31 30 29 28 27 26 25
/ DATA_IN
GND
DATA_IN
GND
GND
CLK_IN
GND
/ CLK_IN
1
2
3
4
5
6
7
8
9
VCC
10 11 12 13 14 15 16
CINV
VCC
NC
NC
VCC
VCC
LVL
24
23
22
S0
SY55856UHI
SY55856UHITR
(2)
SY55856UHG
(3)
SY55856UHGTR
(2, 3)
顶视图
EPAD - TQFP
H32-1
21
20
19
18
17
55856U带
镍钯金
无铅条线指标无铅
55856U带
镍钯金
无铅条线指标无铅
注意事项：
1.联系工厂用于芯片的可用性。骰子是保证在T
A
= 25 ° C，仅直流ELECTRICALS 。
2.磁带和卷轴。
建议用于新设计3.无铅封装。
32引脚EPAD - TQFP （ H32-1 ）
引脚说明
引脚数
1, 3
2, 4, 5, 7,
18, 20. 21, 23
22, 24
6, 8
17, 19
9, 10, 15, 16
25, 26, 31, 32
11
引脚名称
/ DATA_IN ，
DATA_IN
GND
DATA_OUT ，
/ DATA_OUT
CLK_IN ，
/ CLK_IN
/ CLK_OUT ，
CLK_OUT
VCC
CINV
引脚功能
CML输入（差分） 。这是一项所述的CML输入，在信号中的数据。延迟的
这个版本的信号出现在DATA_OUT ， / DATA_OUT 。
地面上。
CML输出（差分） 。这是一个CML的输出，所述数据输出。它是一个延迟
版本DATA_IN的， / DATA_IN 。
CML输入（差分） 。这是一项所述的差分CML输入，在信号的时钟。一
该输入延迟版本出现在CLK_OUT ， / CLK_OUT 。
CML输出（差分） 。这是一项所述的CML输出时，时钟的输出。它是一个延迟，
CLK_IN ， / CLK_IN的副本。
电源。
VT输入（单端） 。这是时钟反相选择信号。该输入可选
反转CLK_IN ， / CLK_IN信号导致的倒CLK_OUT ， / CLK_OUT 。一
电压低于阈值VT结果中没有反转。高于阈值的电压
结果是从时钟输入到时钟输出的反转。请参阅“ VT输入”
下面的部分。
模拟输入。此输入确定什么级别的区分逻辑从逻辑低高。这
输入影响的CINV ， S0，S1和S2输入的行为。请参阅“ VT输入”
下面的部分更多的细节。为控制接口，参见图3a。对于TTL控制
接口，如图3b所示。
VT输入（单端） 。 CML兼容的控制逻辑。这是延迟路径控制输入。
逻辑高的延迟相对于所述数据信号中的时钟信号。一个逻辑低电平延迟
数据信号相对于时钟信号。输入S2 ，延迟S1和S0控制量。
VT输入（单端） 。 CML兼容的控制逻辑。这是延迟选择控制
输入。这三个位定义了数据和之间多少相对延迟将发生
时钟信号，按照在表2中的控制逻辑接口中所示的真值表，见
图3a。对于TTL控制界面，如图3b所示。 S0 = LSB 。
无连接。
14
LVL
30
DELAY_SEL
27, 28, 29
S0, S1, S2
12, 13
NC
M9999-021908
hbwhelp@micrel.com或（408） 955-1690
2
麦克雷尔INC 。
的SuperLite
SY55856U
框图
VCC
DATA_IN
/ DATA_IN
A0
A1
A3
A2
A4
A5
A6
输入
卜FF器
A7 S1 S2
S0
DATA_OUT
/ DATA_OUT
S2
S1
5k
LVL
5k
V
REF
= 1.3V
A0
A1
A3
A2
A4
A5
A6
CLK_IN
/ CLK_IN
输入
卜FF器
A7 S1 S2
S0
S0
DEL_SEL
CLK_OUT
/ CLK_OUT
CINV
GND
M9999-021908
hbwhelp@micrel.com或（408） 955-1690
3
麦克雷尔INC 。
的SuperLite
SY55856U
功能说明
建立静态逻辑输入
一个CML的输入对的真引脚内部偏置到
地面通过75KΩ电阻。的补针
V之间的CML输入对内部偏置一半
CC
和接地通过一个分压器包括两个75KΩ
电阻器。为了保持CML输入的静态逻辑0在V
CC
＆ GT ;
3.0V ，悬空两个输入端。对于V
CC
≤
3.0V,
连补输入到V
CC
和离开的真
输入端悬空。为了使输入静态逻辑之一，
连真正的投入到V
CC
和离开的补
输入端悬空。这是唯一安全的方式来引起
CML输入是在一个静态值。特别是，没有慢性粒细胞白血病
输入应直接连接到地。所有的NC引脚
下面的数字应悬空。
VT （可变阈值）输入
五个输入到SY55856U ， CINV ， DELAY_SEL ， S0，S1，并
S2 ，是可变门限输入。该LVL输入确定
区别于逻辑高，从逻辑电压阈值
低只有这五个输入。如果LVL悬空时，
或V
TCL
,
2
以较高者为准。为了获得一个逻辑开关阈值
与此不同，对单板层积材的输入必须被驱动与
实际所需的阈值电压。用户可以驱动
LVL引脚与V之间的电压
CC
- 0.1V和地面。
例如，驾驶拉特与电压设定在Vcc - 1.3V
使VT输入接受单端PECL输出
并适当地进行切换。
需要注意的是VT输入在内部钳位，以使
门槛不会低于VTCL伏。由于驱动
LVL输入端对地导致门槛是什么地方
V之间
TCL
（MIN）和V
TCL
（最大值） ，因此预计该
用户将保持电压在拉特销处于或高于V
TCL
（最大值）。请参考图3进行澄清。
VT输入将切换左右
V
CC
+
GND
NC
IN
/ IN
V
CC
NC
IN
/ IN
NC
V
CC
＆ GT ; 3.0V
图1.硬接线逻辑"1"
(1)
NC
VCC
IN
/ IN
逻辑
开关
门槛
V
CC
V
CC
– 0.1V
V
CC
≤
3.0V
图2.硬接线逻辑"0"
(1)
V
CC
V
TCL
操作
范围
V
TCL
V
CC
– 0.1V
V
CC
LVL
输入
TTL
司机
3.0V
≤
V
CC
≤
3.6V
1.10k
3
V
CC
SY55856
S0, S1, S2
LVL
909
图3a。逻辑开关阈值
注： 1 。
IN是任DATA_IN或CLK_IN输入。 / IN是要么/
DATA_IN或/ CLK_IN输入。
图3b 。接口TTL到CML选择
（ CINV ， DELAY_SEL ， S0，S1， S2）的
M9999-021908
hbwhelp@micrel.com或（408） 955-1690
4
麦克雷尔INC 。
的SuperLite
SY55856U
绝对最大额定值
(1)
符号
V
CC
V
IN
V
OUT
T
A
T
领导
T
商店
θ
JA
电源电压
输入电压
CML输出电压
工作温度范围
LeadcTemperature （焊接， 20秒）。
存储温度范围
封装热阻
（结到环境）
裸露焊盘焊接到PCB的GND引脚
封装热阻
（结到外壳）
- 静止空气
- 500lfpm
等级
价值
-0.5到+6.0
-0.5到V
CC
+5.0
-0.5到V
CC
+5.0
-40至+85
260
-55到+125
28
20
单位
V
V
V
°C
°C
°C
° C / W
° C / W
θ
JC
注： 1 。
4
° C / W
如果绝对最大额定值超出可能会造成永久性损坏设备。这是一个额定值只和功能的操作不
隐含在高于此数据表的操作部分详述的其他条件。暴露在绝对最大RATlNG条件
长时间可能会影响器件的可靠性。
CML终止
所有的CML输入接受CML输出的任何其他
这个家庭的成员。所有的CML输出源
终止50Ω差分驱动器，如图4 。
SY55856U预计其输入在外部终止。
SY55856U输入被设计成接受一个终止
一个CML的真实和互补输入端之间的电阻
差动输入对，因为如图4中所示。
V
CC
50
50
50
100
50
16mA
SY55856U
图4. 50
加载CML输出
M9999-021908
hbwhelp@micrel.com或（408） 955-1690
5
麦克雷尔
2.5V / 3.3V 2.5GHz的
差2通道
精密CML延迟线
的SuperLite
SY55856U
SY55856U
最终科幻
的SuperLite
特点
s
保证AC参数随温度和电压
＆ GT ; 2.5GHz的F
最大
< 384ps传播延迟
< 120ps牛逼
r
/T
f
s
无论是延迟的时钟或数据
s
50ps的增量
s
±
350ps总延迟
s
无论是延迟的时钟或数据
s
源端的CML输出
s
全差分I / O
s
宽电源电压范围： 2.3V至3.6V
s
提供纤小的32引脚EPAD - TQFP封装
的SuperLite
描述
该SY55856U是2.5GHz的双通道，完全差分
CML （电流模式逻辑）延迟线。该装置是
优化，以调整两个信道之间的相对延迟，
如时钟和数据，在50ps的增量。两个输入端
在50ps的7增量可被调整在任一方向，
对于一个总的调整范围
±350ps.
此外，该
时钟输入可能通过CINV控制引脚反转。
该SY55856U输入设计，接受单
端或差分CML信号。差分CML
输出为50Ω负载优化（ 50Ω源终止） ，
因此仅需要在输出单100Ω的电阻
对。输出上升和下降时间极快110ps （最大）
和差分摆幅的400mV 。最大
吞吐量SY55856U的是保证超过
2.5GHz的（ 1.25Gbps的） 。
应用
s
s
s
s
s
s
数据通信系统
电信系统
高速背板
信号去歪斜
脉冲定位
数字控制延迟线
引脚配置
DELAY_SEL
引脚名称
针
VCC
VCC
功能
差分时钟输入（ CML兼容）
差分时钟输出（ CML ）
时钟控制反转（ CML兼容）
差分数据输入（ CML兼容）
差分数据输出（ CML ）
控制电平选择（ CML兼容）
延迟路径控制（ CML兼容）
延迟选择控制（ LSB = S0）
地
V
CC
VCC
VCC
S2
S1
S0
CLK_IN ，
/ CLK_IN
/ DATA_OUT
GND
DATA_OUT
GND
GND
CLK_OUT
GND
/ CLK_OUT
32 31 30 29 28 27 26 25
/ DATA_IN
GND
DATA_IN
GND
GND
CLK_IN
GND
/ CLK_IN
1
2
3
4
5
6
7
8
9
VCC
24
23
22
CLK_OUT ，
/ CLK_OUT
CINV
DATA_IN ，
/ DATA_IN
DATA_OUT ，
/ DATA_OUT
LVL
DELAY_SEL
S2, S1, S0
GND
V
CC
顶视图
EPAD - TQFP
H32-1
21
20
19
18
17
10 11 12 13 14 15 16
NC
VCC
NC
VCC
CINV
VCC
LVL
的SuperLite是麦克雷尔公司的商标。
冯：B
修订： / 0
1
发行日期： 2003年3月
麦克雷尔
的SuperLite
SY55856U
框图
A0
A1
A3
A2
A4
A5
A6
输入
卜FF器
A7 S1 S2
S0
DATA_OUT
/ DATA_OUT
VCC
DATA_IN
/ DATA_IN
S2
S1
5k
LVL
5k
V
REF
= 1.3V
A0
A1
A3
A2
A4
A5
A6
CLK_IN
/ CLK_IN
输入
卜FF器
A7 S1 S2
S0
S0
DEL_SEL
CLK_OUT
/ CLK_OUT
CINV
GND
引脚说明
CLK_IN ， / CLK_IN - CML输入（差分）
这是一项所述的差分CML输入，在信号的时钟。
此输入的延迟版本出现在CLK_OUT ，
/ CLK_OUT 。
CINV - VT输入（单端）
这是时钟反相选择信号。该输入可选
反转CLK_IN ， / CLK_IN信号这导致
倒CLK_OUT ， / CLK_OUT 。下面的VT电压
阈值的结果中没有反转。上面的电压
在反转阈值的结果，从时钟输入
给时钟输出。请参考下面的“ VT输入”一节。
CLK_OUT ， / CLK_OUT - CML输出（差分）
这是一项所述的CML输出时，时钟的输出。它是一个
延迟， CLK_IN复印件， / CLK_IN 。
DATA_IN ， / DATA_IN - CML输入（差分）
这是一项所述的CML输入，在信号中的数据。
这个信号的延迟版本出现在DATA_OUT ，
/ DATA_OUT 。
DATA_OUT ， / DATA_OUT - CML输出（差分）
这是一个CML的输出，所述数据输出。它是一个
延迟版本CLK_IN ， / CLK_IN的。
LVL - 模拟输入
此输入确定什么级别的区分逻辑高
从逻辑低。这个输入会影响性CINV的行为，
S0，S1和S2输入。请参阅“ VT输入”一节
以下更多细节。为控制接口，见图
3B 。对于TTL控制界面，如图3b所示。
DELAY_SEL - VT输入（单端）
CML兼容的控制逻辑。这是延迟路径控制
输入。逻辑高延迟的时钟信号相对于所述
数据信号。逻辑低电平延迟对于数据信号
于时钟信号。的输入S2，S1和S0的控制量
延时。
S0 ， S1 ， S2 - VT输入（单端）
CML兼容的控制逻辑。这是延迟选择
控制输入。这三个位定义多少相对
延迟将数据和时钟信号之间发生，因为每
示于表2中的控制逻辑电路的真值表
接口，如图3b所示。对于TTL控制接口，见
图3b 。 S0 = LSB 。
2
麦克雷尔
的SuperLite
SY55856U
功能说明
建立静态逻辑输入
一个CML的输入对的真引脚内部偏置到
地面通过75KΩ电阻。的补针
V之间的CML输入对内部偏置一半
CC
和接地通过一个分压器包括两个75KΩ
电阻器。为了保持CML输入的静态逻辑0在V
CC
＆ GT ;
3.0V ，悬空两个输入端。对于V
CC
≤
3.0V,
连补输入到V
CC
和离开的真
输入端悬空。为了使输入静态逻辑之一，
连真正的投入到V
CC
和离开的补
输入端悬空。这是唯一安全的方式来引起
CML输入是在一个静态值。特别是，没有慢性粒细胞白血病
输入应直接连接到地。所有的NC引脚
下面的数字应悬空。
VT （可变阈值）输入
五个输入到SY55856U ， CINV ， DELAY_SEL ， S0，S1，并
S2 ，是可变门限输入。该LVL输入确定
区别于逻辑高，从逻辑电压阈值
低只有这五个输入。如果LVL悬空时，
或V
TCL
,
2
以较高者为准。为了获得一个逻辑开关阈值
与此不同，对单板层积材的输入必须被驱动与
实际所需的阈值电压。用户可以驱动
LVL引脚与V之间的电压
CC
- 0.1V和地面。
例如，驾驶拉特与电压设定在Vcc - 1.3V
使VT输入接受单端PECL输出
并适当地进行切换。
需要注意的是VT输入在内部钳位，以使
门槛不会低于VTCL伏。由于驱动
LVL输入端对地导致门槛是什么地方
V之间
TCL
（MIN）和V
TCL
（最大值） ，因此预计该
用户将保持电压在拉特销处于或高于V
TCL
（最大值）。请参考图3进行澄清。
VT输入将切换左右
V
CC
+
GND
NC
V
CC
NC
IN
/ IN
IN
/ IN
NC
V
CC
＆ GT ; 3.0V
图1.硬接线逻辑"1"
(1)
NC
VCC
IN
/ IN
逻辑
开关
门槛
V
CC
V
CC
— 0.1V
V
CC
≤
3.0V
图2.硬接线逻辑"0"
(1)
V
CC
V
TCL
操作
范围
V
TCL
V
CC
— 0.1V
V
CC
LVL
输入
TTL
司机
3.0V
≤
V
CC
≤
3.6V
1.10k
3
V
CC
SY55856
S0, S1, S2
LVL
909
图3a。逻辑开关阈值
注： 1 。
IN是任DATA_IN或CLK_IN输入。 / IN是要么/
DATA_IN或/ CLK_IN输入。
图3b 。接口TTL到CML选择
（ CINV ， DELAY_SEL ， S0，S1， S2）的
3
麦克雷尔
的SuperLite
SY55856U
绝对最大额定值
(1)
符号
V
CC
V
IN
V
OUT
T
A
T
商店
θ
JA
电源电压
输入电压
CML输出电压
工作温度范围
存储温度范围
封装热阻
（结到环境）
裸露焊盘焊接到PCB的GND引脚
封装热阻
（结到外壳）
- 静止空气
- 500lfpm
等级
价值
-0.5到+6.0
-0.5到V
CC
+5.0
-0.5到V
CC
+5.0
-40至+85
-55到+125
28
20
单位
V
V
V
°C
°C
° C / W
° C / W
θ
JC
注： 1 。
4
° C / W
如果绝对最大额定值超出可能会造成永久性损坏设备。这是一个额定值只和功能的操作
在高于此数据表的操作部分详述的其他条件是不是暗示。暴露在绝对最大
RATlNG长时间条件可能会影响器件的可靠性。
CML终止
所有的CML输入接受CML输出的任何其他
这个家庭的成员。所有的CML输出源
终止50Ω差分驱动器，如图4 。
SY55856U预计其输入在外部终止。
SY55856U输入被设计成接受一个终止
一个CML的真实和互补输入端之间的电阻
差动输入对，因为如图4中所示。
V
CC
50
50
50
100
50
16mA
SY55856U
图4中。
50
加载CML输出
4
麦克雷尔
的SuperLite
SY55856U
真值表
DATA_IN CLK_IN CINV
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
DATA_OUT / DATA_OUT CLK_OUT / CLK_OUT
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
0
1
1
0
0
1
1
0
1
0
0
1
1
0
0
1
表1.输入到输出的连接
S2
0
0
0
0
1
1
1
1
S1
0
0
1
1
0
0
1
1
S0
0
1
0
1
0
1
0
1
DATA_OUT
（ D_SEL = 0） （ ps的）
350
300
250
200
150
100
50
0
CLK_OUT
（ D_SEL = 1）（ ps的）
0
50
100
150
200
250
300
350
（ CLK_OUT - CLK_IN ） -
（ DATA_OUT - DATA_IN ）（ ps的）
–350
–250
–150
–50
50
150
250
350
表2.标称差分时延值
注： 1 。
表2定义了两个路径之间的近似相对延迟。例如，如果S2，S1 ， S0 = 000 ，和一个边缘处出现CLK_IN在
同一时刻为边缘处出现DATA_IN ，然后在CLK_OUT的边缘将出现大约350ps早于DATA_OUT的边缘。
也就是负值，则意味着CLK_OUT被相对于DATA_OUT错开早。同样地，在第三列中的正值意味着
即CLK_OUT相对于DATA_OUT迟移位。请参阅“交流电气特性”一节以获取更多
精确的延迟值。
作为另一个例子，如果在CLK_IN的边缘将出现在100ps在DATA_IN的边缘之前，和若S2 ， S1，S0 = 100 ，则在CLK_OUT的边缘
将出现大约在DATA_OUT边缘后50ps的。的选择输入此设置转移到CLK_IN CLK_OUT约150ps的迟
DATA_IN到DATA_OUT ，移动“C ”端的时间从100ps的早50ps的后期，与“D ”通道相比，经历了
的一部分。
注2 。
5
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