【集成电路SSTVF1685913位1 ： 2 SSTL_2注册的DDR缓存产品数据表2004年7月1】,IC型号SSTVF16859DGG,SSTVF16859DGG PDF资料,SSTVF16859DGG经销商,ic,电子元器件-51电子网

集成电路

SSTVF16859

13位1 ： 2 SSTL_2注册的DDR缓存

产品数据表

2004年7月12日

飞利浦

半导体

飞利浦半导体

产品数据表

13位1 ： 2 SSTL_2注册的DDR缓存

SSTVF16859

特点

存根系列终止逻辑2.5 V V

(SSTL_2)

专为PC1600 ， PC2700 （ 2.5 V）和PC3200 （ 2.6 V）

应用

如DDR （双倍数据速率）SDRAM和SDRAM内存II

模块。从传统的SDRAM ， DDR SDRAM传输不同

在两个时钟沿数据（上升沿和下降沿），从而加倍高峰

总线带宽。一个DDR DRAM的额定功率为133 MHz的都会有一阵

速度266兆赫。

该设备的数据输入由不同的接收器。一个差分

输入连接到输入端子，而另一个被连接到一个参考

输入垫，它是由所有输入共用。

时钟输入是全差分（ CK和CK ），以与之兼容

已安装在DIMM的DRAM设备。数据记录

在CK的交叉变为高电平，和CK变低。不过，

由于控制输入到SDRAM变化时，只有一半的数据

率，则该设备必须只更改的正过渡状态

在CK信号。为了能够提供从定义的输出

一个稳定的时钟已经被提供设备之前，该设备具有

异步输入引脚（RESET），其中，当保持在低

状态，复位所有寄存器和所有的输出为低电平状态。

该设备支持低功耗待机操作。当复位

低时，差分输入接收器被禁用，并且没有驱动

（浮动）数据，时钟和参考电压（V

REF

）输入为

允许的。另外，当RESET为低时，所有的寄存器都复位，

和所有的输出都被拉低。该LVCMOS RESET输入必须

总是在一个有效的逻辑高电平或低电平举行。

为了保证前一个稳定的时钟从寄存器定义的输出

已经提供， RESET必须在低状态期间举行

电。

在DDR DIMM应用， RESET被指定为完全

异步相对于CK和CK 。因此，不定时

关系，可以在两者之间得到保证。当进入

复位时，寄存器将被清除，输出将被驱动

低。只要数据输入是低，并且在时钟稳定

在从RESET低到高的转变，直到时间

输入接收器完全开启，输出将保持低电平。

引脚和功能与JEDEC标准兼容SSTV16859

支持SSTL_2信号输入，每JESD 8-9

流通结构优化PCB布局

ESD分类测试是为了JEDEC标准JESD22 。

保护超过2000 V每个方法A114来HBM 。

闭锁测试是为了JEDEC标准JESD78 ，这

超过100mA的。

支持英法fi cient低功耗待机操作

与PCKVF857使用时充分DDR解决方案

可提供64引脚TSSOP封装， 96球LFBGA和56端

HVQFN封装

描述

该SSTVF16859是一个13位到26位SSTL_2注册驱动程序

差分时钟输入，设计的2.3 V之间进行操作

2.7 V的PC1600 - PC2700的应用程序或2.5 V至2.7 V

为PC3200的应用。所有输入均与JEDEC兼容

标准SSTL_2与V

REF

通常在0.5 * V

除外

LVCMOS复位（ RESET ）输入。所有输出SSTL_2 ， II类

兼容，可用于标准的存根系列应用程序

或容性负载。主复位（ RESET ）异步复位所有

寄存器为零。

该SSTVF16859旨在被纳入标准

DIMM （双列直插式内存模块）设计，由JEDEC定义的，

快速参考数据

GND = 0 V ;吨

AMB

= 25

°C;

= t

≤

2.5纳秒

符号

PHL

PLH

参数

传播延迟; CLK到Qn

输入电容

条件

= 30 pF的; V

= 2.5 V

典型

1.7

2.8

单位

注意：

1. C

被用于确定所述动态功耗（P

= C

CC2

）其中：

=以MHz输入频率;

=以pF输出负载能力; F

=以MHz输出频率; V

在V =电源电压;

CC2

） =的输出的总和。

订购信息

套餐

56端子塑料HVQFN

64引脚塑料TSSOP

96球塑料LFBGA

温度范围

°C

+70

°C

+70

°C

+70

°C

订货编号

SSTVF16859BS

SSTVF16859DGG

SSTVF16859EC

DWG号

SOT684-1

SOT646-1

SOT536-1

2004年7月12日

飞利浦半导体

产品数据表

13位1 ： 2 SSTL_2注册的DDR缓存

SSTVF16859

引脚配置

引脚说明

引脚数

1, 2, 3, 4, 5, 8,

9, 10, 11, 12,

13, 14, 16

17, 19, 20, 21,

22, 23, 24, 25,

28, 29, 30, 31,

6, 18, 27, 33,

37, 38, 46, 47,

59, 60, 64

7, 15, 26, 34,

39, 43, 50, 54,

58, 63

35, 36, 40, 41,

42, 44, 52, 53,

55, 56, 57, 61,

48, 49

符号

Q13A–Q1A

名称和功能

数据输出

Q13A

Q12A

Q11A

Q10A

Q9A

GND

Q8A

Q7A

64 V

63 GND

62 D13

61 D12

60 V

59 V

58 GND

57 D11

56 D10

55 D9

54 GND

53 D8

52 D7

51 RESET

50 GND

49 CK

48 CK

47 V

46 V

45 V

REF

44 D6

43 GND

42 D5

41 D4

40 D3

39 GND

38 V

37 V

36 D2

35 D1

34 GND

33 V

Q13B–Q1B

数据输出

电源电压

GND

地

Q6A 10

Q5A 11

Q4A 12

Q3A 13

Q2A 14

GND 15

Q1A 16

Q13B 17

Q12B 19

Q11B 20

Q10B 21

Q9B 22

Q8B 23

Q7B 24

Q6B 25

GND 26

Q5B 28

29 Q4B

Q3B 30

Q2B 31

Q1B 32

D1–D13

数据输入：在移入

CK的上升沿的交叉

和CK的下降沿

输入参考电压

正极和负极的主

时钟输入

异步复位输入：

复位寄存器和禁用

数据和时钟的差分输入

接收机

REF

CK ， CK

RESET

SW00749

2004年7月12日

飞利浦半导体

产品数据表

13位1 ： 2 SSTL_2注册的DDR缓存

SSTVF16859

56端配置

Q10A

Q12A

Q11A

Q13A

DDQ

GND

Q8B

Q9A

DDI

D13

D12

D11

引脚说明

终奌站

数

1, 2, 3, 4, 5, 6,

7, 50, 51, 52,

53, 54, 56

10, 11, 12, 13,

14, 15, 16, 18,

19, 20, 21, 22

9, 17, 23, 27,

34, 44, 49, 55

26, 33, 45

37, 48

24, 25, 28, 29,

30, 31, 39, 40,

41, 42, 43, 46,

35, 36

SW01040

符号

名称和功能

Q13A–Q1A

数据输出

Q7A

Q6A

Q5A

Q4A

Q3A

Q2A

Q1A

Q13B

DDQ

42 D10

41 D9

RESET

Q13B–Q1B

数据输出

37 GND

DDQ

DDI

REF

DDQ

DDI

GND

电源电压

地

数据输入：在移入

CK的上升沿的交叉

和CK的下降沿

输入参考电压

正极和负极的主

时钟输入

异步复位输入：

复位寄存器和禁用

数据和时钟的差分输入

接收机

35 CK

Q12B 10

Q11B 11

Q10B 12

Q9B 13

Q8B 14

Q7B 15

Q6B 16

DDQ

Q5B 18

19 Q4B

Q3B 20

DDQ

D1 24

D2 25

DDI

D3 28

D1–D13

31 D6

30 D5

29 D4

REF

CK ， CK

Q2B

Q1B

DDQ

RESET

2004年7月12日

飞利浦半导体

产品数据表

13位1 ： 2 SSTL_2注册的DDR缓存

SSTVF16859

球CON组fi guration

—

Q12A

Q10A

Q8A

Q6A

Q4A

Q2A

Q1A

Q12B

Q10B

Q8B

Q6B

Q4B

Q2B

—

Q13A

Q11A

Q9A

Q7A

Q5A

Q3A

Q13B

Q11B

Q9B

Q7B

Q5B

Q3B

Q1B

—

GND

DDQ

GND

DDQ

GND

—

GND

DDQ

GND

REF

DDQ

GND

—

D13

D11

—

D12

D10

RESET

—

SW00944

逻辑图

RESET

功能表（每个IP- FL佛罗里达州运）

输入

RESET

Q1A

产量

↓

X或

漂浮的

↑

L或H

X或

漂浮的

REF

Q1B

L或H

X或

漂浮的

TO 12其他渠道

SW00750

H =高电压等级

L =低电压等级

↓

=高向低转换

↑

=低到高的转变

X =无关

2004年7月12日

SSTVF16859

13位1 ： 2 SSTL_2注册的DDR缓存

牧师02 - 2005年7月19日

产品数据表

1.概述

该SSTVF16859是一个13位到26位的注册SSTL_2与差分时钟驱动器

输入设计的2.3 V和2.7 V操作为PC1600 ， PC2700的应用程序或

为PC3200的应用程序之间2.5 V和2.7 V 。所有的输入都与兼容

为SSTL_2与V JEDEC标准

REF

通常在0.5

，除了LVCMOS复位

（ RESET ）输入。所有输出都SSTL_2 ，第II类兼容，这可以用于

标准的短线系列应用程序或容性负载。主复位（ RESET ）

异步复位所有寄存器为零。

该SSTVF16859旨在被纳入标准的DIMM （双列直插式

内存模组）设计代网络由JEDEC定义，如DDR （双倍数据速率）SDRAM

与SDRAM II内存模块。从传统的SDRAM ， DDR SDRAM不同

在两个时钟边沿传输数据（上升沿和下降沿），从而加倍高峰公交车

带宽。一个DDR DRAM的额定功率为133 MHz的将有266 MHz的爆率。

该设备的数据输入由不同的接收器。一个差动输入是依赖于所述

输入管脚，而另一个连接到一个参考输入垫，它是由所有输入共用。

为与DRAM设备兼容的时钟输入是全差分（ CK和CK ），该

被安装在DIMM 。数据被登记在CK的交叉变为高电平，和CK

变低。然而，由于控制输入到SDRAM变化时，只有一半的数据

率，则该设备必须只改变在CK信号的正跳变的状态。为了

能够提供去音响奈德输出从设备之前稳定的时钟已经

供给，该设备具有一个异步输入引脚（RESET），当其保持在

低状态，复位所有寄存器和所有的输出为低电平状态。

该设备支持低功耗待机操作。当RESET为低时，差动

输入接收器被禁用，并取消驱动（浮动）的数据，时钟和参考电压

（VREF）的输入是允许的。另外，当RESET为低时，所有的寄存器都复位，并

所有输出都被拉低。该LVCMOS RESET输入必须始终处于有效举行

逻辑高电平或低电平。

为了确保稳定的时钟已经提供前从注册日网络斯内德输出，

RESET必须在低状态在上电期间举行。

在DDR DIMM应用， RESET为特定网络版是完全异步的

对于CK和CK 。因此，没有时序关系可以之间保证

2 。当进入复位，寄存器将被清零，输出将被驱动

低。只要数据输入是低电平，并且在从该时间的时钟稳定

低到高的RESET过渡，直到输入接收器完全开启，输出

将维持低位。

飞利浦半导体

SSTVF16859

13位1 ： 2 SSTL_2注册的DDR缓存

2.特点

存根系列终止逻辑2.5 V V

(SSTL_2)

专为PC1600 ， PC2700 （ 2.5 V）和PC3200 （ 2.6 V）的应用

引脚和功能与JEDEC标准兼容SSTV16859

支持SSTL_2信号输入，每JESD 8-9

流通结构优化印刷电路板布局

ESD分类科幻阳离子测试是为了JEDEC标准JESD22 。保护超过

2000伏到每个方法A114 HBM 。

闭锁测试是为了JEDEC标准JESD78 ，其中超过100mA的

支持英法fi cient低功耗待机操作

与PCKVF857使用时充分DDR解决方案

可在TSSOP64 ， LFBGA96和HVQFN56包

3.快速参考数据

表1：

快速参考数据

GND = 0 V ;吨

AMB

= 25

℃;吨

= t

≤

2.5纳秒

符号

PHL

PLH

[1]

参数

传播延迟，

CK / CK到Qn

输入电容

条件

= 30 pF的;

= 2.5 V

[1]

民

典型值

1.7

2.8

最大

单位

被用于确定所述动态功耗（P

W).

= C

DD2

）其中：

=以MHz输入频率;

=以pF输出负载电容;

=以MHz输出频率;

在V =电源电压;

DD2

） =的输出的总和。

4.订购信息

表2：

订购信息

AMB

= 0

C至+70

类型编号

SSTVF16859BS

包

名字

描述

VERSION

HVQFN56塑料的热增强型非常薄四方扁平的封装; SOT684-1

没有线索; 56终端;体8

0.85 mm

SOT646-1

SOT536-1

SSTVF16859DGG TSSOP64塑料薄小外形封装; 64线索;

体宽6.1毫米

SSTVF16859EC

LFBGA96塑料低廓线连接NE-间距球栅阵列封装;

96球;机身13.5

5.5

1.05 mm

9397 750 15157

产品数据表

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2 23

飞利浦半导体

SSTVF16859

13位1 ： 2 SSTL_2注册的DDR缓存

5.功能图

SSTVF16859

RESET

Q1A

Q1B

VREF

TO 12其他渠道

002aab621

SSTVF16859图1.逻辑图

6.管脚信息

6.1钢钉

55 V

DDQ

49 V

DDQ

44 V

DDQ

53 Q10A

52 Q11A

51 Q12A

50 Q13A

48 GND

56 Q8A

54 Q9A

45 V

47 D13

46 D12

1号航站楼

索引区

Q7A

Q6A

Q5A

Q4A

Q3A

Q2A

Q1A

Q13B

DDQ

43 D11

42 D10

41 D9

40 D8

39 D7

38 RESET

37 GND

36 CK

35 CK

34 V

DDQ

33 V

32 VREF

31 D6

30 D5

29 D4

D3 28

002aab618

SSTVF16859BS

Q12B 10

Q11B 11

Q10B 12

Q9B 13

Q8B 14

Q7B 15

Q6B 16

DDQ

Q5B 18

19 Q4B

Q3B 20

Q2B 21

Q1B 22

DDQ

D1 24

D2 25

透明的顶视图

图2.引脚CON组fi guration的HVQFN56

9397 750 15157

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3 23

飞利浦半导体

SSTVF16859

13位1 ： 2 SSTL_2注册的DDR缓存

Q13A

Q12A

Q11A

Q10A

Q9A

GND

Q8A

Q7A

64 V

63 GND

62 D14

61 D12

60 V

59 V

58 GND

57 D11

56 D10

55 D9

54 GND

53 D8

52 D7

51 RESET

50 GND

49 CK

48 CK

47 V

46 V

45 VREF

44 D6

43 GND

42 D5

41 D4

40 D3

39 GND

38 V

37 V

36 D2

35 D1

34 GND

33 V

002aab617

Q6A 10

Q5A 11

Q4A 12

Q3A 13

Q2A 14

GND 15

Q1A 16

Q13B 17

Q12B 19

Q11B 20

Q10B 21

Q9B 22

Q8B 23

Q7B 24

Q6B 25

GND 26

Q5B 28

29 Q4B

Q3B 30

Q2B 31

Q1B 32

SSTVF16859DGG

图3.引脚CON组fi guration为TSSOP64

9397 750 15157

产品数据表

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4 23

飞利浦半导体

SSTVF16859

13位1 ： 2 SSTL_2注册的DDR缓存

球A1

SSTVF16859EC

索引区

1 2 3 4 5 6

002aab619

透明的顶视图

图4.引脚CON组fi guration的LFBGA96

北卡罗来纳州

Q12A

Q10A

Q8A

Q6A

Q4A

Q2A

Q1A

Q12B

Q10B

Q8B

Q6B

Q4B

Q2B

北卡罗来纳州

Q13A

Q11A

Q9A

Q7A

Q5A

Q3A

Q13B

Q11B

Q9B

Q7B

Q5B

Q3B

Q1B

北卡罗来纳州

GND

DDQ

GND

DDQ

GND

北卡罗来纳州

GND

DDQ

GND

VREF

DDQ

GND

北卡罗来纳州

D13

D11

北卡罗来纳州

D12

D10

RESET

北卡罗来纳州

002aab620

所有V

和V

DDQ

在内部捆绑。

图5.球映射LFBGA96

9397 750 15157

产品数据表

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