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32兆位并行的SuperFlash + 2/4兆位的SRAM ComboMemory

SST34HF3223B / SST34HF3243B

SST34HF3223B / SST24HF3243B32兆位并行的SuperFlash + 2/4兆位的SRAM ComboMemories

初步信息

产品特点：

闪光灯组织：两个1M X16

四，银行体系结构并行

同时读 - 写操作

- 12兆位+ 4兆位+ 12兆位+ 4兆位

SRAM组织：

- 2兆比特： 256K X8或X16 128K

- 4兆位： 512K X8或X16 256K

单2.7-3.3V同时读 - 写操作

卓越的可靠性

- 耐力： 100,000次（典型值）

- 大于100年数据保存时间

低功耗：

- 工作电流：35 mA（典型值）

- 待机电流： 25 μA （典型值）

扇区擦除功能

- 统一1 KWord的行业

块擦除功能

- 统一32K字块

读取时间

- 闪光： 70和90纳秒

- SRAM ： 70和90纳秒

锁存地址和数据

快速擦除和字编程：

- 扇区擦除时间： 18毫秒（典型值）

- 块擦除时间： 18毫秒（典型值）

- 芯片擦除时间： 70毫秒（典型值）

- 字编程时间： 14 μs（典型值）

- 芯片重写时间：30秒（典型值）

自动写时序

- 内部V

GENERATION

检测写操作结束的

- 触发位

- 数据＃投票

CMOS I / O兼容性

JEDEC标准命令集

封装

- 56球LFBGA （10毫米x 12毫米X 1.4毫米）

产品说明

该SST34HF3223B / 3243B ComboMemory设备英特

篦4 CMOS闪存银行有256K ×8 /

128K X16或X8 512K / 256K x16的CMOS SRAM存储器

银行在一个多芯片封装（ MCP ）。这些设备是

采用SST专有的，高性能的制作

CMOS SuperFlash技术结合了分裂栅

单元设计和厚氧化层隧穿注入，以获得更好的

可靠性和可制造性与替代比较

的方法。该SST34HF3223B / 3243B设备

理想的应用，如蜂窝电话，PDA和

在低功耗和小其他便携式电子设备

外形制度。

该SST34HF3223B / 3243B拥有多个闪存存储器

储器的银行体系结构允许并发操作

四闪存银行和SRAM之间。该

设备可以读取从任一银行，而擦除或数据

编程操作是在对岸的进展。该

4闪存银行被划分为两个12兆

和两个4兆位存储启动代码，程序代码， config-

uration /参数数据和用户数据。

SuperFlash技术提供固定的擦除和亲

克倍，独立擦除的数量/程序

已经发生的周期。因此，系统软件

或硬件没有被修改或降额，是

必要时与其他闪存技术，其擦除

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并积累了擦除/编程亲次数的增加

克周期。该SST34HF3223B / 3243B设备提供

10万次典型的耐力。数据额定保存

在100年以上。高性能字处理

方案中，闪速存储器的银行提供一个典型字

14微秒的节目时间。整个闪存库

可擦除和编程的字的字中通常

在使用30秒SST34HF3223B / 3243B ，

接口功能，如翻转位或数据＃查询到

表示完成计划操作。为了保护

防止意外闪存写入时， SST34HF3223B / 3243B

器件包含片上硬件和软件数据亲

tection方案。

闪存和SRAM作为两个独立的内存

银行与各银行的使能信号。内存

银行的选择是由两个银行的使能信号完成的。该

SRAM存储器使能信号， BES1 ＃和BES2 ，选择

SRAM银行。闪存存储器组使能信号， BEF ＃

（ BEF1 ＃或BEF2 ＃），必须与软件数据使用亲

控制时的保护（ SDP ）的命令序列

擦除在闪速存储器区块编程操作。

存储器区块被叠加在相同的MEM-

他们有着共同的地址储器的地址空间

线，数据线， WE＃和OE ＃这最大限度地减少功率变

消费和地区。

在SST标识和的SuperFlash是通过了Silicon Storage Technology ， Inc.在美国专利和商标局注册的商标。

并行的SuperFlash ， CSF和ComboMemory均为Silicon Storage Technology ， Inc.的商标。

规格若有变更，恕不另行通知。

32兆位并行的SuperFlash + 2/4兆位的SRAM ComboMemory

SST34HF3223B / SST34HF3243B

初步信息

设计，制造和测试应用程序的要求还

荷兰国际集团的低功耗和小尺寸，将SST34HF3223B /

3243B提供商业和扩展级

peratures和小尺寸封装，以满足电路板

空间限制要求。

字地址和文字数据。在字编程

操作时，地址被锁存的下降沿

无论是BEF ＃（ BEF1 ＃或BEF2 ＃）或WE ＃，先到为准

最后。该数据被锁存，或者BEF ＃的上升沿

（ BEF1 ＃或BEF2 ＃）或WE ＃，以先到为准。该

第三步是内部编程操作，这是initi-

后ated的第4个WE ＃或BEF ＃的上升沿

（ BEF1 ＃或BEF2 ＃），以先到为准。该计划

操作时，一旦启动，将完成（典型值）内

10微秒。参见图8和图9为WE ＃和BEF ＃（ BEF1 ＃或

BEF2 ＃）控制的编程操作时序图和

图22的流程图。在程序运行时，

唯一有效的读操作是数据＃查询和翻转位。中

内部编程操作，主机可以自由地执行

其他任务。在内部发出的任何命令

编程操作被忽略。

设备操作

该SST34HF3223B / 3243B采用BES1 ＃， BES2和

BEF ＃（ BEF1 ＃或BEF2 ＃）来控制的任一操作

闪存或SRAM记忆库。当BEF ＃（ BEF1 ＃或

BEF2 ＃）为低电平时，闪存库被用于读取，亲激活

克或擦除操作。当BES1 ＃为低电平，并且BES2是

高SRAM启动的读取和写入操作。

BEF ＃（ BEF1 ＃或BEF2 ＃）和BES1 ＃不能在低

电平，并且BES2不能处于高电平的同时。如果

所有银行的使能信号有效，总线争用会

导致与该设备可能遭受永久性损坏。所有

地址，数据和控制线通过快速共享和

SRAM存储器银行最大限度地减少电力消耗

化和加载。该器件进入待机状态时， BEF ＃

（ BEF1 ＃和BEF2 ＃）和BES1 ＃银行能够复活

到V

IHC

（逻辑高电平），或者当BEF ＃（ BEF1 ＃和BEF2 ＃）

高， BES2低。

Flash扇区/块擦除操作

扇区/块擦除操作可以使系统

擦除设备上的一个扇区到扇区或块逐块

的基础。该SST34HF3223B / 3243B提供两个扇区擦除

和块擦除模式。扇区结构是基于

上的1 KWord的均一扇区大小。块擦除模式

是一种基于32K字的均匀的块大小。在扇区

通过执行一个6字节的COM启动擦除操作

与扇区擦除命令（ 30H ）和命令序列

扇区地址（ SA ）在最后一个总线周期。块擦除

通过执行一个6字节的命令开始运行

序列块擦除命令（ 50H ）和块

地址（BA ）在最后一个总线周期。扇区或块

地址被锁存的6个WE＃的下降沿

脉冲，而命令（ 30H或50H ）被锁存的

第六WE＃脉冲的上升沿。内部擦除

第六WE ＃脉冲后开始工作。见图13

14时序波形。期间发出的任何命令

在扇区擦除或块擦除操作将被忽略。

并行读/写操作

SST34HF3223B / 3243B的四倍银行体系结构

设备允许并行读/写操作

从而用户可以从程序的同时一家银行读

或擦除在其他银行。此操作可使用

当用户需要读取系统代码在一个存储体

而在其他银行的更新数据。参见图1

四银行存储器组织。

Flash读操作

该SST34HF3223B的读操作/ 3243B所配置

通过BEF ＃（ BEF1 ＃或BEF2 ＃）和OE ＃受控，两者都要

是低的系统，以获得从所述输出数据。 BEF ＃

（ BEF1 ＃或BEF2 ＃）用于设备选择。当

BEF ＃（ BEF1 ＃或BEF2 ＃）为高电平时，芯片被取消

只有待机功耗。 OE＃为输出

控制，并用于从所述门控输出引脚的数据。该

数据总线处于高阻抗状态时，无论BEF ＃

（ BEF1 ＃或BEF2 ＃）或OE ＃为高电平。指的是读周期

时序图进一步的细节（图7）。

FLASH芯片擦除操作

该SST34HF3223B / 3243B提供了全片擦除操作

化，它允许用户删除所有未受保护的行业/

块设置为“ 1 ”的状态。这是有用的，当设备必须

快速擦除。

通过执行六发起的芯片擦除操作

与芯片擦除命令字节的命令序列（ 10H ）

在最后一个字节序列地址5555H 。擦除

操作开始的6个WE＃上升沿或

BEF ＃（ BEF1 ＃或BEF2 ＃），以先到为准。该

选择的闪光灯银行，无论是BEF1 ＃或＃ BEF2将完成

芯片擦除操作。在擦除操作，

唯一有效的阅读是翻转位或数据＃查询。见表4

闪字编程操作

该SST34HF3223B / 3243B编程在字处理

由字的基础。程序运行之前，内存

必须首先擦除。在编程操作由

三个步骤。第一步是3字节装入序列

软件数据保护。第二步骤是要加载

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对于指令串，图12为时序图，

和图25的流程图。任何命令发出很好地协同

荷兰国际集团的全片擦除操作将被忽略。

化完成后， DQ

将产生一个'1'。数据＃投票

（ DQ

）是后4个WE ＃或（ BEF1 ＃上升沿有效

或BEF2 ＃）脉冲编程操作。对于扇区，

块擦除或全片擦除，数据＃投票（ DQ

）后是有效

第六上升沿WE＃或（ BEF1 ＃或BEF2 ＃）脉冲。

参见图10为数据＃投票（ DQ

）时序图

图23为一个流程图。有一个1微秒总线恢复时间

）之前需要有效的数据可被读出的数据

总线。新的命令可以立即后进入

成为真正的数据。

Flash写操作状态检测

该SST34HF3223B / 3243B提供了一个硬件和

两种软件方法来检测完成一撇

（编程或擦除）循环中，为了优化系统

写周期时间。硬件检测使用

就绪/忙＃（ RY / BY ＃）引脚。该软件检测

包含两个状态位：数据＃查询（ DQ

）和切换

位（ DQ

）。写操作结束检测模式已启用

后的WE ＃的上升沿，从而启动了内部

编程或擦除操作。

非易失性写操作的实际完成是asynchro-

知性与系统;因此，无论是就绪/忙＃（ RY /

BY ＃），数据＃投票（ DQ

），或翻转位（ DQ

）读得

是同时与写周期完成的。如果

发生这种情况时，系统可能得到一个错误的

结果，即有效数据可能会与DQ发生冲突

或者DQ

。为了防止杂散抑制，如果errone-

OU的结果时，软件程序应包括

循环读取访问单元2 （2）

次。如果两个读数是有效的，则该装置具有的COM

pleted写周期，否则拒绝是有效的。

闪光触发位（ DQ

)

在内部编程或擦除操作，有关的任何

secutive尝试读出的DQ

会产生交变1秒

和为0，即，切换0. 1至当内部

编程或擦除操作完成后， DQ

位会

停止切换。该设备然后准备下一次操作

化。切换位（ DQ

）是经过上升沿有效

第四WE＃或（ BEF1 ＃或BEF2 ＃）脉冲的程序操作

化。对于扇区，块或片擦除，翻转位（ DQ

)

为有效后，第六的上升沿WE＃或（ BEF1 ＃或

BEF2 ＃）脉冲。图11给出了翻转位时序图

图23为一个流程图。有一个1微秒总线恢复

时间（t

）之前需要有效的数据可被读出的

数据总线。新的命令可以立即进入

DQ后

不再切换。

就绪/忙＃（ RY / BY ＃）

该SST34HF3223B / 3243B包括就绪/忙＃

（ RY / BY ＃）适用于只闪银2输出信号。

在任何SDP初始化操作，如擦除，编程，

CFI或ID读操作， RY / BY ＃正在积极拉低，

指示的SDP控制操作正在进行中。该

RY / BY的＃状态后的第4个WE ＃上升沿有效

（或CE ＃）脉冲编程操作。对于扇区擦除，块

或银行擦除时， RY / BY ＃是后的上升沿有效

6个WE＃或（ CE ＃）脉冲。 RY / BY ＃是一个开漏输出

允许多个装置并联连接到V

通过

一个外部上拉电阻。就绪/忙＃处于高阻抗

ANCE每当OE ＃或CE ＃为高电平或RST ＃低。

数据保护

该SST34HF3223B / 3243B提供硬件和

软件功能以防止不经意的非易失性数据

耳鼻喉科写道。

硬件数据保护

噪声/毛刺保护： WE＃或＃ BEF （ BEF1 ＃或BEF2 ＃）

脉冲小于5纳秒不会启动一个写周期。

写禁止模式：强制OE ＃低， BEF ＃（ BEF1 ＃或

BEF2 ＃）高，或WE＃高将禁止写操作。这

防止在上电或掉电意外写入。

闪存数据＃投票（ DQ

)

当SST34HF3223B / 3243B是在内部亲

克操作，任何尝试读取DQ

将产生的

配合真实的数据。一旦程序运行

完成后， DQ的

将产生真正的数据。请注意，即使

虽然DQ

可有有效的数据紧随

在内部写操作完成后，将剩余的

数据输出仍然可能是无效的：在整个有效数据

数据总线将出现在后续读

周期。在内部擦除操作，任何企图

阅读DQ

会产生一个'0'。一旦内部擦除操作

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硬件块保护

该SST34HF3223B / 3243B提供了一个硬件模块亲

tection ，用于保护最外层4 KWord的在银行1A 。

当WP ＃为低的块保护。见图1

对块保护的位置。

用户可以通过驱动WP ＃高禁用块保护

因此允许擦除或数据的程序进入保护

部门。 WP ＃之前，必须发出写高举

指挥和保持稳定，直到整个写入后

操作已完成。

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硬件复位（ RST ＃）

在RST ＃引脚提供了复位的硬件方法

设备读取阵列的数据。当RST ＃引脚保持低电平

对于至少吨

RP ，

任何正在进行的操作将终止，而

返回到读取模式（参见图19）。如果没有内部

编程/擦除操作过程中，一个最小周期

的t

RHR

后RST ＃之前需要一个有效的驱动为高电平

阅读可以发生（参见图18）。

已中断的擦除操作必须是

该设备后，重新开始恢复正常工作模式

以确保数据的完整性。

表1 ：P

RODUCT

DENTIFICATION

地址

制造商ID

器件ID

SST34HF3223B

SST34HF3243B

0001H

2761M

T1.1 543

数据

00BFH

0000H

产品标识模式退出

为了返回到标准读取模式下，软

洁具产品标识模式必须退出。出口是

通过发出软件ID退出命令完成

序列，将设备返回到读取模式。

该命令也可以被用于将设备重置

后因疏忽瞬态条件下的阅读模式

这显然会导致设备出现异常时，

例如，不正确地读取。请注意，该软件ID

内部程序中的退出命令被忽略或

擦除操作。参见表4软件命令

码，图17为时序波形和图24的

流程图。

软件数据保护（ SDP ）

该SST34HF3223B / 3243B提供JEDEC标准

对于所有数据修改软件数据保护方案

操作，即编程和擦除。任何程序操作

化需要包含三字节序列。该

3字节装入序列用于启动程序

操作时，提供防止意外最佳的保护

在系统上电写操作，例如，或

掉电。任何擦除操作需要列入

6字节的序列。该SST34HF3223B / 3243B是

与软件数据保护永久发货

启用。请参阅表4为特定的软件命令

码。在SDP命令序列，无效的COM

指令都会中止器件T内阅读模式

RC 。

该

DQ内容

-DQ

可以是V

或V

但任何其他值，

在任何SDP命令序列。

SRAM操作

随着BES1 ＃低， BES2和BEF ＃（ BEF1 ＃和BEF2 ＃）

高， SST34HF3223B操作为256K ×8或128K

x16的CMOS SRAM和所述SST34HF3243B操作为

512K X8或X16 256K CMOS SRAM ，具有完全静态操作

化，无需外部时钟或定时选通。该

CIO们引脚配置为SRAM x8或x16 SRAM操作

化模式。该SST34HF3223B SRAM被映射到

该装置的第一个128 KWord的地址空间，并且所述

SST34HF3243B SRAM被映射到前256个

KWord的地址空间。当BES1 ＃，＃ BEF （ BEF1 ＃和

BEF2 ＃）高， BES2低，所有的存储都

取消和器件进入待机状态。读取和写入

周期时间相等。控制信号瑞银＃和LBS ＃

提供对高数据字节和低字节数据。

见SRAM读表3和写入数据字节控制

的操作模式。

产品标识

产品标识模式标识的设备上进行

在SST34HF3223B和SST34HF3243B和制造

商为SST。

该模式可通过软件访问

操作而已。硬件设备ID读操作

化，这通常由程序员不能

因为共享线路被用于在该设备上

之间的多芯片封装闪存和SRAM 。

因此，应用高电压的引脚上的

五月

损坏此设备。

用户可以使用该软件产品

识别操作来识别部分（即使用

使用多个厂商的设备时码）

同一个插座。有关详细信息，请参阅表3和表4的软件

操作时，图15为软件ID条目和读

为ID的条目的命令的时序图和图24中

程序流程图。

SRAM读

在SST34HF3223B / 3243B的SRAM读操作

由OE ＃和BES1 ＃控制的，既要低，

WE＃和BES2高的系统，以获得从所述数据

输出。 BES1 ＃和BES2用于SRAM的银行selec-

化。 OE＃为输出控制，并从用于门数据

的输出引脚。数据总线处于高阻抗状态

当OE ＃为高电平。请参见读周期时序图，

图4 ，进一步的细节。

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SRAM写

在SST34HF3223B / 3243B的SRAM写操作

由WE＃和BES1 ＃控制，既要低，

BES2必须很高，以便系统写入到SRAM中。

在字写操作时，地址和数据

被引用到的BES1 ＃的上升沿或WE ＃的下降沿继续

荷兰国际集团取其发生第一BES2的边缘。写入时间

从BES1 ＃最后一个下降沿测量或WE＃或

BES2的上升沿到的BES1 ＃的第一个上升沿或

WE＃或BES2的下降沿。参阅在写入周期

时序图，图5和图6中，对于进一步的细节。

UNCTIONAL

LOCK

IAGRAM

- A

地址

缓冲器

超快闪记忆

（ BANK 1 ）

BEF1#

BEF2#

LBS ＃

瑞银（UBS）＃

WE＃

OE ＃

BES1#

BES2

首席信息官

WP ＃

RST ＃

RY / BY ＃

超快闪记忆

（银行2 ）

控制

逻辑

I / O缓冲器

- DQ

地址

缓冲器

=最显著地址

2兆或4兆

SRAM

543 ILL B1.0

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