【SMJ34020A图形系统处理器SGUS011D - 1991年4月 - 修订2004年9月DB级高】,IC型号SM34020AGBM32,SM34020AGBM32 PDF资料,SM34020AGBM32经销商,ic,电子元器件-51电子网

SMJ34020A

图形系统处理器

SGUS011D - 1991年4月 - 修订2004年9月

B级高可靠性处理

1微米CMOS技术

军用工作温度范围

-55 ° C至125°C

SMJ34020A -四十零分之三十二

100分之125 - ns指令周期时间

完全可编程32位

通用处理器搭配

512兆字节的线性地址范围

（可位寻址）

第二代图形系统

处理器

- 目标代码兼容

SMJ34010

- 增强的指令集

- 优化的图形指令

- 协处理器接口

像素处理， XY寻址和

窗口查看内置的指令

SET

可编程1-， 2-，4- ， 8-， 16-，和32位

像素尺寸16布尔六

算术像素处理选项

（光栅OPS ）

512字节LRU片上指令缓存

优化的DRAM /显存接口

- 页面模式的突发内存操作

- 动态总线宽度（ 16位和

32位传输）

- 面向字节的CAS选通

灵活的主机处理器接口

- 支持主机传送

- 直接访问所有的SMJ34020A的

地址空间

- 隐式寻址

- 预取的增强型读取访问

可编程CRT控制

- 复合同步模式

- 独立的同步模式

- 同步至外部同步

直接支持的特殊功能

1M VRAMs

- 负载写面膜

- 负载色彩面膜

- 块写

- 写在使用面膜写

灵活的多处理器接口

封装选项

- 145针脚栅格阵列封装陶瓷

（ GB后缀）

- 132引脚陶瓷四方扁平封装

（非形成铅）（ HT后缀）

145 -PIN栅阵列封装

（顶视图）

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15

132 -PIN四方扁平封装

（顶视图）

132

100

请注意，一个重要的通知有关可用性，标准保修，并且在关键的应用程序中使用

德州仪器公司的半导体产品和免责条款及其出现在此数据表的末尾。

PRODUCTION数据信息为出版日期。

产品符合每德州仪器条款规范

标准保修。生产加工并不包括

所有测试参数。

关于产品符合MIL PRF 38535 ，所有参数进行测试

除非另有说明。在所有其他产品，生产

加工不一定包括所有参数进行测试。

版权

2004年，德州仪器

邮政信箱1443

休斯敦，得克萨斯州77251-1443

SMJ34020A

图形系统处理器

SGUS011D - 1991年4月 - 修订2004年9月

描述

该SMJ34020A图形系统处理器（ GSP）是第二代的一种先进的高性能

CMOS 32位微处理器的图形显示系统进行了优化。用内置的指令高速缓冲存储器，能够

同时访问存储器和寄存器，和一个指令集旨在加速光栅图形

操作， SMJ34020A提供CRT接口的用户可编程控制以及存储器

接口（包括标准型DRAM和多端口视频RAM ）。 4个千兆位（ 512兆）的物理地址

空间是可寻址的使用可变宽度数据字段（1到32位）的位边界。额外的图形

寻址模式支持1-，2-， 4- ， 8-，16-和32位宽的像素。

架构

该SMJ34020A是与图形操作，诸如象素块的硬件支持的CMOS 32位处理器

在光栅操作和曲线绘制算法传输（ PIXBLTS ）。还包括一套完整的

通用指令与寻址调整，以支持高级语言模式。除了其

能力，解决了大量的外部存储器范围内时， SMJ34020A含有30个通用32位寄存器，

一个硬件堆栈指针，和一个512字节的指令高速缓冲存储器。片上功能包括64个可编程I / O

寄存器，用于控制CRT的定时，输入/输出控制，以及通过一些指令需要的参数。该

SMJ34020A直接接口以DRAM和VRAMs和光栅产生控制信号。该SMJ34020A

可以被配置为作为一个独立的处理器，或者它可以被用作与宿主的图形引擎

系统。主机接口提供任何标准的主机处理器的通用通信端口。该

SMJ34020A还通过容纳一个多处理或直接存储器存取（DMA）的环境

请求/准许接口协议。虚拟内存系统通过总线故障检测和支持

指令延续。

该SMJ34020A提供的通用指令和最常见的整数单周期执行

从指令缓存算术和布尔运算。此外，该SMJ34020A采用了

硬件桶形移位器，提供了一个单态双向移位和-旋转功能， 1到32位。

本地存储器控制器被设计用于优化存储器存取操作。它也支持管道

可变大小的字段的存储器写操作，并且允许存储器存取和指令执行中

平行。

该SMJ34020A图形处理硬件支持两个像素和像素阵列处理能力

单色和彩色系统在不同的像素尺寸。硬件采用双操作数，

布尔和算术运算， XY寻址，窗口裁剪三操作数光栅操作，

窗口检查操作，为1

比特每像素的变换，透明性和平面掩蔽。该

体系结构还支持在单个像素上传输（ PIXT ）指令或二维操作

任意大小（ PIXBLTS ）的阵列。

该SMJ34020A灵活的图形处理能力使基于软件的图形算法不

牺牲性能。这些算法包括剪裁到任意窗口大小，自定义的增量曲线

图中，两个操作数的光栅操作，蒙面两个操作数的光栅操作。

该SMJ34020A提供了通过协处理器接口扩展的基本结构。特

指令和循环定时被包括以提高数据流的协处理器，而不需要

协处理器解码的指令流中，生成系统的地址，或移动数据的协处理器

通过SMJ34020A 。

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SMJ34020A

图形系统处理器

SGUS011D - 1991年4月 - 修订2004年9月

引脚分配 - 145引脚栅阵列封装

针

数

A10

A11

A12

A13

A14

A15

B10

B11

B12

B13

B14

B15

名字

VSS

ALTCH

CBLNK / VBLNK

HSYNC

TR / QE

RCA2

RCA3

VCC

RCA6

RCA7

RCA10

SCLK

LAD15

LAD29

VSS

CAS3

VSS

CSYNC / HBLNK

VSYNC

RCA0

RCA1

RCA5

RCA9

RCA11

LAD31

LAD14

VCC

LAD13

LAD12

CAS0

VCC

DDOUT

DDIN

VSS

RCA4

数

C10

C11

C12

C13

C14

C15

D13

D14

D15

E13

E14

E15

F13

F14

F15

G13

G14

G15

H13

H14

针

名字

RCA8

RCA12

LAD30

VSS

VCC

LAD26

RAS

CAS2

VSS

LAD28

LAD11

LAD10

VCC

CAS1

LAD27

LAD25

LAD9

HRDY

VSS

LAD24

LAD8

VSS

提示

HOE

HDST

LAD7

VSS

LAD23

LCLK1

EMU3

LCLK2

LAD22

LAD21

数

J13

J14

J15

K13

K14

K15

L13

L14

L15

M13

M14

M15

N10

N11

N12

N13

针

名字

EMU0

EMU1

LAD4

VCC

LAD5

EMU2

RESET

LINT2

VSS

LAD3

LAD20

LINT1

CAMD

LRDY

LAD1

LAD2

LAD19

BUSFLT

PGMD

VCLK

VSS

LAD16

LAD18

SIZE16

VCC

CLKIN

VSS

HA29

HA25

HA21

VSS

HA12

HA6

HBS2

HBS1

VCC

数

N15

P10

P11

P12

P13

P14

P15

R10

R11

R12

R13

R14

R15

针

名字

LAD17

VCC

HWRITE

HCS

HA30

HA27

HA24

HA22

HA18

HA14

HA13

HA10

HA7

HA5

HBS0

LAD0

HREAD

HA31

HA28

HA26

HA23

HA20

HA19

HA17

HA16

HA15

HA11

HA9

HA8

HBS3

VSS

H15

LAD6

N14

此引脚仅用于提供设备方向的目的。不作任何外部连接。

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SMJ34020A

图形系统处理器

SGUS011D - 1991年4月 - 修订2004年9月

引脚分配 - 132引脚陶瓷四方扁平封装

针

数

名字

CAS3

CAS2

CAS1

CAS0

VCC

RAS

VSS

HOE

HDST

HRDY

提示

EMU3

LCLK1

LCLK2

EMU1

EMU0

EMU2

RESET

LINT2

LINT1

CAMD

BUSFLT

SIZE16

PGMD

LRDY

VCC

VCLK

CLKIN

HWRITE

HREAD

数

针

名字

HCS

HA31

HA30

HA29

HA28

HA27

HA26

HA25

HA24

HA23

HA22

HA21

HA20

HA19

HA18

HA17

VSS

HA16

HA15

HA14

HA13

HA12

HA11

HA10

HA9

HA8

HA7

HA6

HA5

HBS3

HBS2

HBS1

HBS0

数

针

名字

LAD0

LAD16

LAD1

LAD17

LAD2

LAD18

VSS

LAD3

LAD19

VCC

LAD4

LAD20

LAD5

LAD21

LAD6

LAD22

LAD7

LAD23

VSS

LAD8

LAD24

LAD9

LAD25

LAD10

LAD26

LAD11

LAD27

VCC

LAD12

LAD28

VSS

LAD13

数

100

101

102

103

104

105

106

107

108

109

110

111

112

113

114

115

116

117

118

119

120

121

122

123

124

125

126

127

128

129

130

131

132

针

名字

LAD29

LAD14

LAD30

LAD15

LAD31

SCLK

RCA12

RCA11

RCA10

RCA9

RCA8

RCA7

RCA6

RCA5

VCC

VSS

RCA4

RCA3

RCA2

RCA1

RCA0

TR / QE

VSYNC

HSYNC

CBLNK / VBLNK

CSYNC / HBLNK

VSS

ALTCH

DDIN

DDOUT

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SMJ34020A

图形系统处理器

SGUS011D - 1991年4月 - 修订2004年9月

终端功能

终奌站

名字

TYPE

描述

本地存储器接口

ALTCH

地址锁存器。 ALTCH的高到低的跳变，可以用于捕获可在LAD的地址和状态。

只要ALTCH保持为低的透明锁存器（如一个54ALS373 ）保持当前地址和状态。

总线故障。外部逻辑触发BUSFLT高的SMJ34020A以指示错误或故障发生的

当前总线周期。 BUSFLT还用于与LRDY产生外部请求的总线周期的重试，以使整个

内存地址再次呈现在LAD 。

在仿真模式下， BUSFLT ，用于写保护映射的存储器（通过禁用CAS输出为当前

周期）。

DDIN

数据总线的方向使。 DDIN用于驱动的高电平输出双向收发器能够（例如

作为54ALS623 ）。该收发器缓冲器中的数据的输入和输出上LAD0 -LAD31当SMJ34020A被接口

几个回忆。

数据总线的方向输出使能。 DDOUT驱动低电平有效输出使能双向收发器（如

该54ALS623 ）。该收发器缓冲器中的数据的输入和输出上LAD0 -LAD31 。

32位复用的本地地址/数据总线。在一个存储器周期的开始，在字地址是输出上

LAD4 -LAD31和循环状态是LAD0 -LAD3输出。地址被提交之后， LAD0 -LAD31使用

为SMJ34020A系统内传输数据。 LAD0是LSB和LAD31是MSB。

当地准备。外部电路驱动LRDY低到无法完成一个具有本地存储周期抑制SMJ34020A

发起。虽然LRDY仍然很低，在SMJ34020A等待，除非SMJ34020A失去公交优先或给予

外部重试请求（通过BUSFLT ）。在一个完整的LCLK1周期的增量产生的等待状态。 LRDY可以

驱动为低电平扩展本地存储器读和存储器写周期， VRAM串行数据寄存器传输周期，

DRAM刷新周期。在内部循环中， SMJ34020A忽略LRDY 。

页面模式。内存解码逻辑断言PGMD低，如果当前寻址的存储器支持突发（页面

模式）的访问。突发的访问发生的一系列CAS周期为一个单一的RAS周期到存储器。 LRDY一起使用

BUSFLT描述为一个存储器周期的周期的终止状态。

PGMD也用在仿真模式用于映射存储器。

总线长度。内存解码逻辑可以拉SIZE16低，如果当前寻址的存储器或端口仅支持16位

接送。 SIZE16也可以用来确定哪个数据总线的16位被用于数据传输。

在仿真模式下， SIZE16用于选择映射的存储器的大小。

DRAM与内存控制

CAMD

CAS0 -CAS3

RAS

列地址模式。 CAMD动态转移的RCA0列地址-RCA12总线，使混合

使用相同的多路地址RCA0 -RCA12信号DRAM和VRAM的地址矩阵。

四列地址选通。 CAS输出驱动DRAM和VRAMs中科院投入。 CAS0 -CAS3选通

列地址RCA0 -RCA12到存储器中。四CAS选通提供字节写访问内存。

行地址选通。 RAS输出驱动DRAM和VRAMs的RAS输入。 RAS选通的行地址

RCA0 -RCA12内存。

十三复行地址/列地址信号。在一个存储器存取周期的开始，该行地址

对于DRAM中存在于RCA0 -RCA12 。行地址包含最显著地址位为存储器。

随着循环的进行，存储器列地址被放置在RCA0 -RCA12 。这实际上是地址

期间，行和列次输出取决于内存配置（通过RCM0和RCM1在CONFIG设置

寄存器）和CAMD期间访问的状态。 RCA0是LSB ，并且RCA12是MSB。

特殊功能引脚。 SF为特殊函数信号，以1M VRAMs ，允许使用的块写入，负载写入掩码的，

加载彩色遮罩，并编写使用写屏蔽。的SF也用于区分用于指令和地址

协处理器的协处理器接口的一部分。

转让/输出使能。 TR / QE驱动VRAMs的TR / QE输入。在一个本地存储器读周期中， TR / QE功能

作为一个低电平有效输出使能到门，从内存到LAD0 -LAD31 。在特殊的VRAM功能周期， TR / QE

控制周期所执行的类型。

BUSFLT

DDOUT

LAD0 -LAD31

I / O

LRDY

PGMD

SIZE16

RCA0 -RCA12

TR / QE

I =输入， O =输出

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休斯敦，得克萨斯州77251-1443