S I 5 1 0 0 /硅5 11 0 - ê VB
考核评价B OARD S etfor S I 5 1 0 0和S我5月11日0
OC- 48 / STM - 16 SONET / SDH牛逼
RANSCEIVERS
描述
该Si5100 -EVB和Si5110 - EVB主板/
子卡套用于测试提供了一个平台，
表征Silicon Laboratories的Si5100 / Si5110
SiPHY
TM
OC- 48 / STM - 16 SONET / SDH收发器。
该Si5100和Si5110收发器设备提供全
在串行数据速率高达2.7 Gbps的全双工操作。
所述收发器装置被安装在EVB女儿
卡。在高速串行信号经由访问
SMA连接器子卡本身。在低
高速并行数据信道被从路由
通过业界子卡到主板
标准的300针MEG阵列连接器。
该收发器包括回送主板
之间提供了一个硬件连接
收发器低速并行数据输出， RXDOUT ，
和收发信机的低速并行数据输入，
TXDIN 。设置在主板上的测试点
让监控的并行数据通道。时钟
与低速数据信道相关联的信号
被路由到SMA连接器的环回
主板。静态控制和状态信号是
发送到标准的100万中心的职位。
可选全双工主板也可用于
收发器子卡。全双工
主板还采用了行业标准的300针
兆位阵列连接器，以允许附件的
子卡。全双工主板线路全部
收发信机的低速并行数据输出端和
输入标准的SMA连接器。可选的全
连接时双面主板是非常有用的
收发器装置以平行的误码率测试仪
（ ParBERT的） ，或者在需要充分的其他应用程序
获得低速的并行数据信道。
特点
!
!
!
!
!
!
为VDD单独的电源连接（ 1.8 V）和
VDDIO （ 1.8 V或3.3 V）允许LVTTL的I / O是
供电电压为1.8 V或3.3 V.
控制输入跳线配置。
状态输出带出的头，方便
访问。
用于控制模拟电位器
输入。
环回主板（含）提供
低速并行数据之间的硬件路径
输出RXDOUT和低速并行数据输入
TXDIN 。
可选全双工主板提供了访问
通过所有的低速并行数据输出和输入
SMA连接器。
初步版本0.5 6/03
版权所有2003 Silicon Laboratories公司
Si5100/Si5110-EVB-05
Si5100/Si5110-EVB
功能说明
该Si5100 -EVB和Si5110 -EVB和主板
子卡套简化OC-表征
48 / STM- 16 ，并通过提供的FEC收发器装置
方便地访问该设备的I / O 。设备
性能可在各种模式下由评价
继“基本测试设置”一节。
数据I / O信号
串行2.5 Gbps的数据和2.5GHz的时钟路径是
路由为共面差分耦合微带
子卡上的传输线。这三个
信号（ RXDIN ， TXCLKOUT和TXDOUT ）的交流
连接到标准SMA接口，便于连接中
行业标准的测试设备。请注意，当
连接电缆连接至这些插孔。使用标准的SMA
扭矩扳手，以尽量减少反射在电缆用于─
插口接口。最后，符合所有差分连接
在长度上最小化之间的相位差
正极和负极端子。
电源
所述收发器装置可以从一个单一的供电
1.8 V电源供电或独立的1.8 V和3.3 V电源。
当附加3.3 V电源被施加时，状态
输出是LVTTL兼容。该子卡可以
通过设置配置为工作的任一模式
VDD_IO SEL跳线如图4所示。
差分并行数据和
时钟的I / O信号
差分并行数据线被通过路由
300针兆位阵列连接到主板上。该
标准的环回主板直接夫妇
RXDOUT路公交车到TXDIN总线。可选的全
复式主板直接耦合的RXDOUT和
TXDIN公交车标准SMA接口，用于连接
工业标准的试验设备。
对于3.3 V / 1.8 V操作
1.8 V
VDD_IO
SEL
3.3 V
1.8 V工作电压只有
VDD_IO
SEL
1.8 V
限幅电平，亏损的信号电平，并
相位调整
存在于片层（ SLICELVL ） ，电压损失 -
的信号电平（ LOSLVL ）和相位调整
（ PHASEADJ ）的引脚可以用于调整数据限幅
电平，信号丢失的报警电平，采样
相位位置上。因为这些输入
高阻抗，简单的回合制电位器
用于施加控制电压。该Si5100 -EVB
提供50 kΩ的电位为每种输入：
电位计R16的设置施加到所述电压
SLICELVL针; R14的设置施加到所述电压
LOSLVL销，和R15设定施加到电压
PHASEADJ引脚。该Si5110 -EVB还提供50千欧
电位为每个这些输入。电位器
R5设置施加到SLICELVL引脚上的电压; R3
设定施加到LOSLVL引脚上的电压，且R 4集
的电压施加到PHASEADJ销。该
电位相连接，使电压施加
变化从GND到VREF 。参考器件的数据
片上的这些输入的操作细节。
3.3 V
图4. VDD_IO选择跳线
控制输入
该装置的控制输入位于
主板和子卡。具有同等的信号
模块的功能被路由到主板头，
JP1 。具体到收发信机信号路由上
该子卡的跳线JP1和JP2 。在这两种
情况下，该信号被送到一个3的中心销
脚群里的相邻引脚和电源
地面上。该器件输入拉高或拉低，使
离开悬空不会损害设备的信号。
状态输出
该装置状态输出位于
主板和子卡。具有同等的信号
模块的功能被路由到主板头，
JP2 。具体到收发信机信号路由上
该子卡头JP3和JP4 。在这两种
情况下，该信号被路由到相邻的一个头销
接地引脚。
基本测试设置
在表1和表3中列出的配置允许容易
设置操作收发器评估体系
在线路环回，全双工，或诊断环回
模式。其他配置支持;不过，
操作应先在这些模式中的一种进行验证
为了尽量减少未知量的数目。
初步修订版0.5
5
QQ：2880707522 复制
