SCAN50C400A 1.25 / 2.5 / 5.0 Gbps的四通道多速率背板收发器
过时的
2007年2月
SCAN50C400A
1.25 / 2.5 / 5.0 Gbps的四通道多速率背板收发器
概述
该SCAN50C400A是一个四通道高速背板
收发器（SERDES ）设计为支持多线数据
在一个印刷电路板率在1.25 ， 2.5或5.0 Gbps的
背板。它提供高达20 Gbps的总的数据链路
通过量在每个方向。
在SCAN50C400A的每个发射部分采用4位昼夜温差
髓鞘LVDS源同步数据总线，它序列化到
从一个差分高速串行比特流，并输出
CML驱动程序。在SCAN50C400A CON-的接收部分
差分输入级的存在，请一个时钟/数据恢复PLL ，
一个串行 - 并行转换器，和一个LVDS输出总线。 DE-
着重于高速驱动器输出和一个限流
在接收器输入端的放大器电路用于减少符号间干扰
扭曲，使超多的无差错数据传输
比26英寸点对点链路以低成本FR4的背景
平面。
内置低抖动锁相环用于推导高速SE-
从差分参考时钟源的时钟里亚尔。两
信道共享共同的发送和接收的LVDS时钟。
该SCAN50C400A已内建自测试（ BIST ）电路和
同时环回测试模式，支持全速的自我测试。
特点
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四背板SERDES收发器
多个数据传输速率在1.25 ， 2.5或5 Gbps的
40 Gbps的总全双工吞吐量
优于10
15
误码率
测试模式：片上全速BIST电路，环回
片上LVDS和CML终止
高速CML驱动器具有可选的信号调理
4位差分源同步LVDS并行I / O
低抖动PLL参考外部差分HSTL时钟
频率为125 MHz
专为低成本FR4背板使用
TIA / EIA 644 -A兼容LVDS IO
IEEE草案P802.3ae D4.0 - MDIO管理接口
协议兼容
IEEE 1149.1 （ JTAG ）标准的测试模式
1.35V为核心，高速电路和MDIO
3.3V ± 5 ％的LVDS IO ，控制和JTAG接口
低功耗， 4.5W （ TYP ）
23毫米X 23毫米热增强型BGA封装
典型用途
20046101
2007美国国家半导体公司
200461
www.national.com
SCAN50C400A
引脚说明
引脚名称
球
数
L22
L21
J22
J21
G22
G21
E22
E21
N22
N21
R22
R21
U22
U21
W22
W21
I / O类型
描述
高速差分I / O
HT1+
HT1
HT2+
HT2
HT3+
HT3
HT4+
HT4
HR1+
HR1
HR2+
HR2
HR3+
HR3
HR4+
HR4
O， CML
反相和非反相的串行高速CML差分输出
通道1的数据是从T1_1 ± ， ± T1_2 ， T1_3 ±和T1_4 ±来源。片上50Ω端接
电阻连接从HT1 +和HT1-到V
DDHS
.
反相和非反相的串行高速CML差分输出
通道2数据从T1_5 ± ， ± T1_6 ， T1_7 ±和T1_8 ±来源。片上50Ω端接
电阻连接在HT2 +和HT2-到V
DDHS
.
反相和非反相的串行高速CML差分输出
通道3的数据是从T2_1 ± ， ± T2_2 ， T2_3 ±和T2_4 ±来源。片上50Ω端接
电阻连接在HT3 +和HT3-到V
DDHS
.
反相和非反相的串行高速CML差分输出
4通道数据从T2_5 ± ， ± T2_6 ， T2_7 ±和T2_8 ±来源。片上50Ω端接
电阻连接从HT4 +和HT4-到V
DDHS
.
反相和非反相的解串器的高速差分输入，信道1的数据是
反序列化并输出R1_1 ± ， ± R1_2 ， R1_3 ±和R1_4 ± 。片上50Ω端接
电阻从HR1 +和HR1-连接到内部偏置。
反相和非反相的解串器的高速差分输入，信道2的数据是
反序列化并输出R1_5 ± ， ± R1_6 ， R1_7 ±和R1_8 ± 。片上50Ω端接
电阻从HR2 +和HR2-连接到内部偏置。
反相和非反相的解串器的高速差分输入，信道3的数据是
反序列化并输出R2_1 ± ， ± R2_2 ， R2_3 ±和R2_4 ± 。片上50Ω端接
电阻从HR3 +和HR3-连接到内部偏置。
反相和非反相的解串器的高速差分输入，信道4数据是
反序列化并输出R2_5 ± ， ± R2_6 ， R2_7 ±和R2_8 ± 。片上50Ω端接
电阻从HR4 +和HR4-连接到内部偏置。
反相和非反相的差分参考时钟的锁相环，用于产生内部高
高速时钟。低抖动的125 MHz的± 100 ppm的时钟源连接到SCLK ± 。所有四个
串行器和解串器的频率锁定到SCLK ± 。一名50
Ω
端接地是
本上每个输入引脚。
对于信道1，差动发送的输入数据片上100
电阻器之间连接
每对免费的输入。
T 1 [1-4] ±是同步的时钟T1_CLK ± 。在T1数据[ 1-4] ±被序列化，并在输出端
HT1 ± 。 T1_1被移出先看看
图2中。
数据选通的上升沿和下降沿
T1_CLK±.
O， CML
O， CML
O， CML
一，慢性粒细胞白血病
一，慢性粒细胞白血病
一，慢性粒细胞白血病
一，慢性粒细胞白血病
参考时钟
SCLK +
SCLK ↓
A16
B16
我， HSTL
发送输入数据
T1_1+
T1_1
T1_2+
T1_2
T1_3+
T1_3
T1_4+
T1_4
T1_5+
T1_5
T1_6+
T1_6
T1_7+
T1_7
T1_8+
T1_8
T1_CLK+
T1_CLK
K3
K4
J3
J4
H1
H2
G1
G2
F3
F4
E3
E4
D1
D2
C1
C2
K1
K2
我， LVDS
我， LVDS
为通道2的差动发送输入数据片上100
电阻器之间连接
每对免费的输入。
T1 [ 5-8 ] ±是同步的时钟T1_CLK ± 。在T1数据[ 5-8 ] ±被序列化，并在输出端
HT2 ± 。 T1_5被移出先看看
图2中。
数据选通的上升沿和下降沿
T1_CLK±.
我， LVDS
差625 MHz的传输通道1和2的数据在T1 [1-4] ±和T1四位时钟[ 5-8 ]
±被选通的时间为T1_CLK ±的上升沿和下降沿，在形成一个8位的输入数据总线
1.25 Gbps的。 T1_CLK ±应该是频率锁定到参考时钟SCLK ± 。片上100
电阻器连接每对免费输入之间。
www.national.com
4
SCAN50C400A
引脚名称
T2_1+
T2_1
T2_2+
T2_2
T2_3+
T2_3
T2_4+
T2_4
T2_5+
T2_5
T2_6+
T2_6
T2_7+
T2_7
T2_8+
T2_8
T2_CLK+
T2_CLK
球
数
A7
B7
C8
D8
A9
B9
A10
B10
C11
D11
C12
D12
A13
B13
A14
B14
C6
D6
I / O类型
我， LVDS
描述
用于信道3的差动发送输入数据片上100
电阻器之间连接
每对免费的输入。
T 2 [1-4] ±是同步的时钟T2_CLK ± 。在T2数据[ 1-4] ±被序列化，并在输出端
HT3 ± 。 T2_1被移出先看看
图2中。
数据选通的上升沿和下降沿
T2_CLK±.
我， LVDS
对于信道4的差动发送输入数据片上100
电阻器之间连接
每对免费的输入。
T2 [ 5-8 ] ±是同步的时钟T2_CLK ± 。在T2数据[ 5-8 ] ±被序列化，并在输出端
HT4 ± 。 T2_5被移出先看看
图2中。
数据选通的上升沿和下降沿
T2_CLK±.
我， LVDS
差625兆赫的传输通道3和4的数据在T2 [1-4] ±和T2半字节时钟[ 5-8 ]
±被选通的时间为T2_CLK ±的上升沿和下降沿，在形成一个8位的输入数据总线
1.25 Gbps的。 T2_CLK ±应该是频率锁定到参考时钟SCLK ± 。片上100
电阻器连接每对免费输入之间。
通道1反序列化恢复的数据。在HR1 ±数据反序列化和输出R1 [1-4] ± ，
通过R1_CLK ±的上升沿和下降沿计时。
接收输出数据
R1_1+
R1_1
R1_2+
R1_2
R1_3+
R1_3
R1_4+
R1_4
R1_5+
R1_5
R1_6+
R1_6
R1_7+
R1_7
R1_8+
R1_8
R1_CLK+
R1_CLK
R2_1+
R2_1
R2_2+
R2_2
R2_3+
R2_3
R2_4+
R2_4
N3
N4
P3
P4
R1
R2
T1
T2
U3
U4
V3
V4
W1
W2
Y1
Y2
N1
N2
AB7
AA7
Y8
W8
AB9
AA9
AB10
AA10
O， LVDS
O， LVDS
通道2反序列化恢复的数据。在HR2 ±数据反序列化和输出R1 [ 5-8 ] ± ，
通过R1_CLK ±的上升沿和下降沿计时。
O， LVDS
差分回收通道1和2 R1_CLK四位时钟±是625 MHz的时钟了源代码
从时钟恢复PLL 。 R1_CLK ± ，与R 1一起[1-4] ±并且R 1 [ 5-8 ] ± ，形成源
在1.25Gbps的同步的8位输出数据总线。
通道3反序列化恢复的数据。在HR3 ±数据反序列化和输出R2 [1-4] ± ，
通过R2_CLK ±的上升沿和下降沿计时。
O， LVDS
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