多速率（ OC -48 /24/ 12/3 / GBE / FC ）， SONET / SDH / ATM收发器W / FEC
S3067概览
在S3067的收发器实现的SONET / SDH
和WDM序列化/反序列化，和传送
锡永的功能。在图4中示出的框图
芯片的基本操作。该芯片可
用于实现对WDM设备的前端，
其主要由串行发送接口
面和串行接收接口。该芯片
处理这两种元素的所有功能，在 -
cluding并行至串行和串行到并行
转换，时钟产生，并且系统定时。
系统定时电路由管理
整个数据流和时钟分配的
前端。
S3067具有绕过内部VCO的能力
与外部源并且还与接收
时钟。该设备产生14/15 ， 15/14 ， 16/17和
基于所接收到的时钟和一个17/16的时钟
外部时钟，其中包含的FEC能力。该
除法器支持在表4所示的前两个速率。
在S3067被分成一个发射机部分和一个
接收机部分。操作的顺序为
如下所示：
S3067
发射器的操作：
1. 16位并行输入
2.并行到串行的转换
3.串行输出
接收器的操作：
1.串行输入
2.串行到并行转换
3. 16位并行输出
内部时钟和控制功能都包括透明
耳鼻喉科给用户。 S3067支持六种不同的代码
率，除了正常的速率，对于每个四
操作模式。
建议的接口设备
AMCC
AMCC
S3076
S3062
OC-48的时钟恢复设备
OC- 48性能监视器
表3. FEC选择
FEC 0
0
1
1
0
0
1
1
0
0
1
1
2
1
1
1
1
0
0
0
0
VCO
分频器
17
16
15
14
17
16
15
14
RSCLK
分频器
16
17
14
15
X
X
X
X
表2的数据速率选择
RATESEL 0
0
0
1
1
RATESEL 1
0
1
0
1
经营模式
OC-3
OC-12
OC-24/GBE/FC
OC-48
0
1
0
1
0
1
表4. FEC模式
纠错能力
每255字节数据块的8个字节
每255字节块的7个字节
每255字节数据块的6个字节
每255字节数据块的5个字节
每255字节数据块的4个字节
每255字节块的3个字节
码率展示
带宽的扩展，由于
以码字& FSB
增加238分之255 = 7.14 ％
增加二百四分之二百五十五= 6.25 ％
增加242分之255 = 5.37 ％
增加二百四十四分之二百五十五= 4.51 ％
增加二百四十六分之二百五十五= 3.66 ％
增加二百四十八分之二百五十五= 2.82 ％
增加输入时钟的例子
频率为STS -48 / STM- 16 （兆赫）
155.52*255/238 = 155.52 * 15/14 = 166.63
155.52*255/240 = 155.52 * 17/16 = 165.24
155.52*255/242 = 163.87
155.52*255/244 = 162.53
155.52*255/246 = 155.52 * 85/82 = 161.21
155.52*255/248 = 159.91
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S3067
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图4. S3067收发器功能框图
PHINIT
VCO时钟
TX
LOCKDET
155MCKP/N
19MCK
FECSEL [2 ：0]的
RATESEL [0：1 ]
REFCLKP / N
POCLK （内部）
RLPTIME
FECSEL2
CAP1
CAP2
TESTEN
SLPTIME
绕行
引脚[15：0 ]
PICLKP / N
16
3
2
时钟
合成
钟
TIMGEN
PCLKp / N
PHERR
16:1
并行
串行
TXDP / N
D
TSDP / N
BYPASSCLKP / N
TXCLKP / N
TSCLKP / N
N
LLEB
KILLRXCLK
RX
D
TIMGEN
POCLKP / N
RSDP / N
TXDP / N
（内部）
D
D
R
1:16
串行
并行
16
POUT [15 ：0]的
RSCLKP / N
TXCLKP / N
（内部）
DLEB
哗啦哗啦地
SDTTL
SDLVPECL
RSTB
电压IVref
OVREF
4
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图5.时钟合成器
VCO
PD
LPF
VCOCLK
S3067
REFCLK
RSCLK
N
RSCLK分频器
FECSEL 2
FECSEL （ 0-1 ）
其中n = 14/15/16/17
M = 14/15/16/17
RSCLK
VCOCLK
=
N
M
M
VCO分频器
高上FECSEL2将选择RSCLK除以N的
低FECSEL2选择REFCLK 。该REFCLK
或RSCLK除以N的1 / M（乘以分
由M）中循环。 M和N的值可以是
通过FECSEL0和FECSEL1选择。
当FECSEL2 = 0， VCOCLK = REFCLK * M的
用户必须选择REFCLK和M的特征值
以获得所需的VCOCLK频率。当
FECSEL2 = 1， VCOCLK = （ RSCLK * M）的
÷
N的
用户必须选择适当的M / N比（以
FECSEL0和FECSEL1 ），以获得所需的
VCOCLK值。 （请参阅表3和表4）。
例如： OC-48的8个字节的每个FEC能力
255字节的块。必VCOCLK = 2.6656 GHz的。
方法1：
必VCOCLK = 2.6656 GHz的
FECSEL2 = 0，选择REFCLK
FECSEL0 = 1和FECSEL1 = 0，选择压控振荡器
除法器（M） = 16
REFCLK = 2.6656 GHz的
÷
16 = 166.60兆赫
VCOCLK = REFCLK
÷
(1/M) = 166.60 * 16 = 2.6656
GHz的
方法2 ：
必VCOCLK = 2.6656 GHz的
FECSEL2 = 1，选择RSCLK
FECSEL0 = 0和FECSEL1 = 0，选择压控振荡器
除法器（M） = 17和RSCLK分频器（ N） = 16个
RSCLK = （ 2.6656 * 16 ）
÷
17 = 2.5088 GHz的
VCOCLK = RSCLK
÷
N
÷
（1 / M） = 2.5088 GHz的
÷
16 *
17 = 2.6656 GHz的。
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多速率（ OC -48 /24/ 12/3 / GBE / FC ）， SONET / SDH / ATM收发器W / FEC
S3067概览
在S3067的收发器实现的SONET / SDH
和WDM序列化/反序列化，和传送
锡永的功能。在图4中示出的框图
芯片的基本操作。该芯片可
用于实现对WDM设备的前端，
其主要由串行发送接口
面和串行接收接口。该芯片
处理这两种元素的所有功能，在 -
cluding并行至串行和串行到并行
转换，时钟产生，并且系统定时。
系统定时电路由管理
整个数据流和时钟分配的
前端。
S3067具有绕过内部VCO的能力
与外部源并且还与接收
时钟。该设备产生14/15 ， 15/14 ， 16/17和
基于所接收到的时钟和一个17/16的时钟
外部时钟，其中包含的FEC能力。该
除法器支持在表4所示的前两个速率。
在S3067被分成一个发射机部分和一个
接收机部分。操作的顺序为
如下所示：
S3067
发射器的操作：
1. 16位并行输入
2.并行到串行的转换
3.串行输出
接收器的操作：
1.串行输入
2.串行到并行转换
3. 16位并行输出
内部时钟和控制功能都包括透明
耳鼻喉科给用户。 S3067支持六种不同的代码
率，除了正常的速率，对于每个四
操作模式。
建议的接口设备
AMCC
AMCC
S3076
S3062
OC-48的时钟恢复设备
OC- 48性能监视器
表3. FEC选择
FEC 0
0
1
1
0
0
1
1
0
0
1
1
2
1
1
1
1
0
0
0
0
VCO
分频器
17
16
15
14
17
16
15
14
RSCLK
分频器
16
17
14
15
X
X
X
X
表2的数据速率选择
RATESEL 0
0
0
1
1
RATESEL 1
0
1
0
1
经营模式
OC-3
OC-12
OC-24/GBE/FC
OC-48
0
1
0
1
0
1
表4. FEC模式
纠错能力
每255字节数据块的8个字节
每255字节块的7个字节
每255字节数据块的6个字节
每255字节数据块的5个字节
每255字节数据块的4个字节
每255字节块的3个字节
码率展示
带宽的扩展，由于
以码字& FSB
增加238分之255 = 7.14 ％
增加二百四分之二百五十五= 6.25 ％
增加242分之255 = 5.37 ％
增加二百四十四分之二百五十五= 4.51 ％
增加二百四十六分之二百五十五= 3.66 ％
增加二百四十八分之二百五十五= 2.82 ％
增加输入时钟的例子
频率为STS -48 / STM- 16 （兆赫）
155.52*255/238 = 155.52 * 15/14 = 166.63
155.52*255/240 = 155.52 * 17/16 = 165.24
155.52*255/242 = 163.87
155.52*255/244 = 162.53
155.52*255/246 = 155.52 * 85/82 = 161.21
155.52*255/248 = 159.91
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S3067
多速率（ OC -48 /24/ 12/3 / GBE / FC ）， SONET / SDH / ATM收发器W / FEC
图4. S3067收发器功能框图
PHINIT
VCO时钟
TX
LOCKDET
155MCKP/N
19MCK
FECSEL [2 ：0]的
RATESEL [0：1 ]
REFCLKP / N
POCLK （内部）
RLPTIME
FECSEL2
CAP1
CAP2
TESTEN
SLPTIME
绕行
引脚[15：0 ]
PICLKP / N
16
3
2
时钟
合成
钟
TIMGEN
PCLKp / N
PHERR
16:1
并行
串行
TXDP / N
D
TSDP / N
BYPASSCLKP / N
TXCLKP / N
TSCLKP / N
N
LLEB
KILLRXCLK
RX
D
TIMGEN
POCLKP / N
RSDP / N
TXDP / N
（内部）
D
D
R
1:16
串行
并行
16
POUT [15 ：0]的
RSCLKP / N
TXCLKP / N
（内部）
DLEB
哗啦哗啦地
SDTTL
SDLVPECL
RSTB
电压IVref
OVREF
4
2002年9月17日/修订版A
多速率（ OC -48 /24/ 12/3 / GBE / FC ）， SONET / SDH / ATM收发器W / FEC
图5.时钟合成器
VCO
PD
LPF
VCOCLK
S3067
REFCLK
RSCLK
N
RSCLK分频器
FECSEL 2
FECSEL （ 0-1 ）
其中n = 14/15/16/17
M = 14/15/16/17
RSCLK
VCOCLK
=
N
M
M
VCO分频器
高上FECSEL2将选择RSCLK除以N的
低FECSEL2选择REFCLK 。该REFCLK
或RSCLK除以N的1 / M（乘以分
由M）中循环。 M和N的值可以是
通过FECSEL0和FECSEL1选择。
当FECSEL2 = 0， VCOCLK = REFCLK * M的
用户必须选择REFCLK和M的特征值
以获得所需的VCOCLK频率。当
FECSEL2 = 1， VCOCLK = （ RSCLK * M）的
÷
N的
用户必须选择适当的M / N比（以
FECSEL0和FECSEL1 ），以获得所需的
VCOCLK值。 （请参阅表3和表4）。
例如： OC-48的8个字节的每个FEC能力
255字节的块。必VCOCLK = 2.6656 GHz的。
方法1：
必VCOCLK = 2.6656 GHz的
FECSEL2 = 0，选择REFCLK
FECSEL0 = 1和FECSEL1 = 0，选择压控振荡器
除法器（M） = 16
REFCLK = 2.6656 GHz的
÷
16 = 166.60兆赫
VCOCLK = REFCLK
÷
(1/M) = 166.60 * 16 = 2.6656
GHz的
方法2 ：
必VCOCLK = 2.6656 GHz的
FECSEL2 = 1，选择RSCLK
FECSEL0 = 0和FECSEL1 = 0，选择压控振荡器
除法器（M） = 17和RSCLK分频器（ N） = 16个
RSCLK = （ 2.6656 * 16 ）
÷
17 = 2.5088 GHz的
VCOCLK = RSCLK
÷
N
÷
（1 / M） = 2.5088 GHz的
÷
16 *
17 = 2.6656 GHz的。
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