初步
设备规格
高性能串行接口电路
BiCMOS工艺PECL时钟串行接口电路
高性能发电机
概述
S2042/S2043
S2042/S2043
特点
功能符合ANSI X3T11光纤
物理信道和传输协议
标准
S2042发射机集成锁相环
（ PLL ）提供时钟合成从低速
参考
配置为时钟S2043接收器和PLL
数据恢复
1062 ， 531和266 Mb / s的操作
10位或20位并行TTL兼容接口
1瓦特典型功耗芯片组
+ 3.3 / + 5V电源
低抖动串行PECL兼容接口
锁定检测
本地回环
10x10公厘的52 PQFP封装
光纤通道帧由接收器进行
从接收连续下行时钟
可能的TTL兼容输出， + 5V的I / O
电源
在S2042和S2043发射器和接收器对
被设计为执行高速串行数据传输
使命通过光纤或同轴电缆接口
按照ANSI X3T11的要求
光纤通道规范。该芯片组的选择 -
能1062 ， 531或266兆比特/秒的数据速率与
相关联的10位或20位的数据字。
该芯片组进行并行到串行和串行到
串并转换和帧块编码
数据。在S2042片上PLL合成的高
从低速参考速度时钟。在S2043
片上PLL同步直接输入数字
信号来接收数据流。发射器
和接收器每个支持差分PECL -相容
IBLE I / O的光纤组件接口，以
最大限度地减少串扰，最大限度地提高数据的完整性。某一地址
CAL回环允许系统诊断。该TTL
I / O部分可以使用+ 3.3V或+ 5V操作
电源。采用3.3V供电的芯片组
功耗仅为1W典型。
图1显示了一个典型的网络配置新断路器
porating的芯片组。该芯片组兼容
AMCC公司的S2036开放式光纤控制（ OFC ）的设备。
应用
高速数据通信
超级计算机/大型机
工作站
交换网络
专有的扩展背板
海量存储设备/ RAID驱动器
图1.系统框图
S2036
开放
纤维
控制
（ OFC ）
光纤
通道
调节器
S2042
TX
光纤
TX
光纤
RX
S2043
RX
S2043
RX
光纤
RX
光纤
TX
S2042
TX
光纤
通道
调节器
S2036
开放
纤维
控制
（ OFC ）
应用微电路公司
6195拉斯克大道，加州圣地亚哥 92121 （ 619 ） 450-9333
1
S2042/S2043
概观
高性能串行接口电路
环回
本地环回是由芯片组的支持，并亲
志愿组织进行的离线测试能力
接口，以确保在串行信道的完整性
之前使传输介质。它还AL-
低点的系统诊断。
S2042的发射器和接收器S2043提供
序列化和反序列化功能块级
编码的数据，以实现光纤信道接口。
在S2042 / S2043芯片的操作是直白
病房，如在图2中所述的序列中所示
操作如下：
发射机
1. 10/20位并行输入
2.并行到串行的转换
3.串行输出
接收器
从串行输入1时钟和数据恢复
2.串行到并行转换
3.帧检测
4. 10/20位并行输出
由S2042和处理的10/20位并行数据
S2043的设备应该从一个直流平衡式编码
荷兰国际集团方案，如8B / 10B传输码
传输中的信息进行编码8
位在时间为10位传输的字符。
内部时钟和控制功能是透明的
该用户。数据定时的细节可以看出，在图5中。
锁定检测被设置在接收器的功能，
这表明该PLL被锁定（同步）
于基准时钟或数据流。
图2的光纤通道接口图
并行
DATA IN
TCLK
S2042
发射机
并行
数据输出
串行
数据
S2043
接收器
RCLK
SYNC
REFCLK
环回
环回
REFCLK
LOCK
检测
S2042发送功能
描述
在S2042发射接收并行输入数据
和它序列化的传输光纤或
同轴电缆介质。该芯片完全兼容
在ANSI X3T11光纤通道标准，和支持
1062端口的光纤通道标准的数据传输速率，
531和266兆位/秒。
并行输入数据字可以是10位或
20位，这取决于DWS引脚选择。一
示出了基本的芯片操作框图是
在网络连接gure 3所示。
图3. S2042功能框图
OE0
OE1
10
20
10
D
Q
10
D(0..19)
2:1
TX
TY
移
注册
DIVIDE-BY-2
TEST
DWS
控制
逻辑
到TLx
TLY
DIVIDE-BY-2
REFCLK
REFSEL
RATESEL
PLL时钟
倍增器
F0 = F1 X 10/20
TCLK
TCLKn
2
应用微电路公司
6195拉斯克大道，加州圣地亚哥 92121 （ 619 ） 450-9333
高性能串行接口电路
并行/串行转换
并行 - 串行转换器取入的10位或20-
从输入锁存器位宽的数据并将其转换为一个
串行数据流。并行数据被锁存到
发射机上的REFCLK的正边沿。
然后，数据被时钟同步于时钟
合成单元串行时钟到串行输出移位
注册。移位寄存器的时钟由内部
生成的位时钟，它是REFCLK 10倍
输入频率。串行输出的状态是
由输出使能控制引脚， OE0和OE1 。
D10是在10位模式下首先发送。 D0是反
在20位模式下的第一mitted 。表2示出的映射
的并行数据的8B / 10B编码。
10位/ 20位模式
在S2042与任一10位或20位的操作杆
等位基因的数据输入。字宽度是通过选择
DWS引脚。在10位模式下，D10 - D19的使用和
D0 -D9被忽略。
参考时钟输入
S2042/S2043
参考时钟输入（ REFCLK ）必须支持
合股具有单端交流耦合晶体时钟
源用100PPM的公差以保证
发送的数据是否满足光纤通道频率
极限。内部串行时钟频率锁定到
参考时钟。字速率时钟（ TCLK ， TCLKN ）
输出频率是由选定的操作数来确定
阿婷的速度和字宽。请参考表1
TCLK / TCLKN时钟频率。
表1.发射器的工作模式
参考
TCLK / TCLKN
时钟
字
数据速率宽度频率频率
（兆赫）
（兆赫）
RATESEL DWS REFSEL （兆位/秒） （位）
0
0
1
1
开放
1
0
1
0
1
1
0
1
0
1
1062.5
1062.5
531.25
531.25
265.625
10
20
10
20
10
106.25
53.125
53.125
26.5625
26.5625
53.125
53.125
53.125
26.5625
26.5625
表2数据映射到8B / 10B字母表示
第一个数据字节
TX [ 00:19 ]或
RX [ 00:19 ]
8B / 10B字母
表示
第二个数据字节
7
g
8
h
9
j
10
a
11 12 13
b
c
d
14 15
e
i
16
f
17
g
18 19
h
j
0
a
1
b
2
c
3
d
4
e
5
i
6
f
在20位模式下的第一位传递
在10位模式下的第一位传递
图4. S2043功能框图
LOCK_REF
RATESEL
REFCLK
REFSEL
D
LOCKDETN
移
注册
RX
RY
RLX
RLY
LPEN
SYNCEN
DWS
2:1
PLL时钟
恢复
BITCLK
D
Q
20
D(0..19)
控制
逻辑
SYNC
检测
逻辑
SYNC
RCLK
RCLKn
应用微电路公司
6195拉斯克大道，加州圣地亚哥 92121 （ 619 ） 450-9333
3
S2042/S2043
图5.函数波形
S
2
0
4
2
REFCLK
（输入）
并行
数据总线
（输入）
高性能串行接口电路
K28.5,
1个字节
DATA的
2字节， 3
DATA的
字节4,5
DATA的
字节6,7
DATA的
字节8,9
DATA的
10字节， 12字节，字节14,15
数据数据数据13 11
K28.5
16字节
DATA的
串行数据
K28.5
D1
D2
D3
D4
D5
D6
D7
D8
D9
D10
D11
D12
D13
D14
D15
K28.5 D16
S
2
0
4
3
RCLK
（输出）
SYNC
（输出）
并行
数据总线
（输出）
K28.5,
1个字节
DATA的
2字节， 3
DATA的
字节4,5
DATA的
字节6,7
DATA的
字节8,9
DATA的
字节10 ，
12字节，字节14,15
数据数据数据13 11
表3数据映射到8B / 10B字母表示
第一个数据字节
TX [ 00:19 ]或
RX [ 00:19 ]
8B / 10B字母
表示
第二个数据字节
7
g
8
h
9
j
10
a
11 12 13
b
c
d
14 15
e
i
16
f
17
g
18 19
h
j
0
a
1
b
2
c
3
d
4
e
5
i
6
f
在20位模式中接收的第一比特
在10位模式下接收到的第一位
S2043接收功能
描述
在S2043接收器的设计实现
ANSI X3T11光纤通道标准接收器
功能。显示芯片的基本框图
功能是在图4中提供。
每当一个信号存在，则S2043尝试
实现两个比特和传送同步
所接收的编码比特的锡永字边界
流。从输入比特流中接收的数据
设置在该设备的并行数据输出。
在S2043接收来自光纤的串行编码数据
光纤或同轴电缆接口。串行输入流
是8B的序列化的结果/ 10B编码
由FC兼容发射器的数据。钟恢
红霉素是片上进行的，与输出数据
呈现给光纤通道传输层
如10位或20位并行数据。该芯片编程
梅布尔在指定的光纤通道操作
1062 ， 531和266 Mbit / s的工作频率。
串行/并行转换
串行数据接收的RX ， RY引脚。该PLL
时钟恢复电路将锁定到该数据流，如果
时钟恢复是内
±100
该接口的PPM
应受生成的位速率时钟。所恢复的时钟是
用于重新定时的输入数据流。该数据是
然后移入串行到并行输出寄存器
TER值在RCLK的下降缘。在1062兆位/
秒， 10位模式下，数据同步输出在下降
的RCLK和RCLKN.The并行数据输出可以边
被10或20位宽的状态决定
在DWS引脚。字时钟（ RCLK ）是同步的
通过认列到输入的数据流字边界
光纤信道的K28.5的同步的检测
化模式（ 0011111010 ，正运行不一致性） 。
10位/ 20位模式
在S2043将与任一10位或20位的操作
并行数据输出。此选项可通过选择
在DWS引脚。见表4。在10位模式下， D10 - D19
用于与D0 D9的被驱动为逻辑高状态。
参考时钟输入
参考时钟输入必须与一个单供给
截至AC耦合晶振时钟源的
±100
PPM
耐受性。见表4 ，以供参考时钟频率。
取景
在S2043提供了SYNC字符识别
TTL电平兼容的输出数据字对齐
数据总线。在系统中的同步检测功能
是不希望的，一个低的SYNCEN输入禁用
在SYNC功能和数据将是“非成帧” 。
应用微电路公司
6195拉斯克大道，加州圣地亚哥 92121 （ 619 ） 450-9333
4
高性能串行接口电路
图6. Loopback接口图
DATA IN
OE0 ， OE1
S2042
光纤
通道
发射机
S2043
光纤
通道
接收器
数据输出
CLK
S2042/S2043
表4.接收器的工作模式
参考
时钟RCLK / RCLKN
字
数据速率宽度频率频率
（兆赫）
（兆赫）
RATESEL DWS REFSEL （兆位/秒） （位）
0
0
1
0
1
0
1
1
0
1
0
1
1062.5
1062.5
531.25
531.25
265.625
10
20
10
20
10
106.25
53.125
53.125
26.5625
26.5625
53.125
53.125
53.125
26.5625
26.5625
当地
环回
当地
环回
1
1
开放
数据输出
CLK
S2043
光纤
通道
接收器
S2042
光纤
通道
发射机
DATA IN
OE0 ， OE1
启动步骤
时钟恢复PLL需要一个动初始化proce-
杜热正确地实现上的串行数据输入端锁。
在上电或失锁时，PLL必须首先获取
频率锁定到本地参考时钟。这可以是
实现方式有三种： 1） -LOCK_REF销
可以被连接到一个10毫秒的复位信号来初始化
该PLL 。 2）通过保证没有数据被认为是在
串行数据输入，用于至少10毫秒后，加电
了。 3） S2043可以放入的环回方式
而S2042的环回输出必须quies-
％用于在上电后至少10毫秒。
其他操作模式
环回
本地环回需要S2042和S2043如图所示
在图6.当启用时，从串行数据
S2042发射机发送到接收机S2043 ，在那里
时钟提取和数据被反序列化。该
并行数据然后被发送到子系统verifica-
化。这环回模式提供的能力，
执行接口的离线测试来保证
串行通道使传输的完整性之前
任务中。它还允许系统诊断。
工作频率范围
在S2042和S2043是在优化操作
光纤信道速率的266 ， 531和1062 Mbit / s的。
操作其他比光纤信道速率为POS-
如果速率落入sible
±10%
名义利率的。
REFCLK必须被选择为在100ppm以下的
所希望的字节或字时钟速率。
测试模式
在S2042并在SYNCEN引脚TEST引脚
在S2043提供的PLL旁路模式，可以是
用于操作芯片的数字区域。在这
模式中，时钟信号被输入至基准
时钟引脚。这可以用于测试设备
在制造过程中或场外期间
行自检。同步检测总是在启用
测试模式。
当帧被低SYNCEN ，在S2043禁用
简单地实现了在250位的时间位同步
并开始提供并行输出数据字时
它已收到完整的传输字。没有尝试
同步任何特定输入字符。该
SYNCEN输入应该是操作过程中的静态（即
连接到VCC或GND ） 。该S2043不会main-
覃现有的字节时同步SYNCEN
从活动转移到非活动状态。
的同步输出信号变高每当
K28.5字符（正视差）是存在于
并行数据输出。该SYNC输出信号将是
低在所有其他时间。这是真实的，不管该S2043
工作在10位模式或20位模式。在20-
位模式中， K28.5字节总是被放置在
MSB （ D0 - D9 ） 。在10位模式下， K28.5将
主频与RCLKN输出。
锁定检测
在S2043锁定检测功能指示的状态
锁相回路（PLL ）时钟恢复单元。该
PLL将显示在后250位的时间锁定
开始接收串行数据输入。如果串行数据
输入端有一个瞬时相位跃变（从一
串联开关，例如） ，PLL将不指示
超出锁定的状态，但会恢复正确的相位
在250位的时间比对。如果为64的游程长度
位被超过，或者如果过渡密度小
大于12 ％ ，循环将被宣布失锁和
将尝试重新获取位同步。当
锁定丢失， PLL会从串行输入移位
数据的参考时钟，以使正确的频率
下游的时钟将被保持。
从串行数据传输的任何PLL控制来
基准时钟，所述RCLK / RCLKN输出遗体
相连续无故障，保证了integ-
RITY下游时钟的。
应用微电路公司
6195拉斯克大道，加州圣地亚哥 92121 （ 619 ） 450-9333
5
QQ：2881677436 复制
