的PowerPC 403GA
32位RISC
嵌入式控制器
特点
PowerPC的
RISC CPU和指令集
架构
无缝接口， DRAM，SRAM，
ROM和外围设备，包括字节
半字设备
独立的指令高速缓存和写回
数据高速缓存，无论是两路组相联
尽量减少中断延迟
独立可编程片上
控制器：
- 四个DMA通道
-DRAM ，SRAM和ROM银行
-Peripherals
- 串行端口
- 外部中断
灵活的接口，外部总线的主人
数据
片
概观
在PowerPC 403GA 32位RISC嵌入式
控制器提供高性能和功能
具有低功耗的集成。该
403GA RISC CPU的速度持续执行
接近每个指令一个周期。片上
高速缓存和集成的DRAM和SRAM控制
功能减少了芯片数量和设计
在系统的复杂性，同时提高了系统的
吞吐量。
外部I / O设备或SRAM / DRAM内存
银行可以直接附着到403GA总线
接口单元（ BIU） 。接口多达八个
存储器组和I / O设备，包括一
最多四个DRAM库的，可以是
单独配置，使BIU到
与不同的管理设备或存储银行
控制，定时，或总线宽度的要求。
打断
调节器
JTAG
PORT
串行
PORT
4-Channel
DMA
调节器
（地址
和
CONTROL ）
硬件乘法器和除法更快
整数运算
第三个32位通用寄存器
应用
机顶盒
消费类电子产品和视频游戏
电信和网络
办公自动化（打印机，复印机，传真机
机）
个人数字助理（PDA）的
特定网络阳离子
为25MHz ， 33MHz的和，和40MHz的版本
接口3V和5V技术
内置低功耗3.3V工作电压
电源管理和待机模式
低成本的160引脚PQFP封装
0.5
米三电平金属CMOS
计时器
RISC执行单元
指令
数据
缓存单元缓存单元
片上
外设
公共汽车
总线接口单元
DRAM控制器
I / O控制器
数据地址
巴士巴士
DRAM
控制
SRAM ， ROM ， I / O
控制
IBM的PowerPC 403GA
该403GA RISC控制器由一个用户喉─中
内衬RISC处理器核心和多个外设
接口单元： BIU ， DMA控制器， asynchro-
理性的中断控制器，串行端口，和JTAG
调试端口。
RISC处理器内核包括内部
2KB指令缓存和1KB的数据缓存，
减少开销的数据传输到或从
外部存储器。指令队列的逻辑
管理分支预测，折叠分公司
和状态寄存器的逻辑指令，
指令预取，以尽量减少流水线停顿。
架构的处理器资源。标准项目有
使用移动到/从特殊目的访问
注册（的mtspr / mfspr ）指令，这招
GPRS和标准项目的操作数。
监控程序可以编写相应的
的SPR配置操作和接口
执行单元的模式。状态寄存器
之三（ CR）和机器状态寄存器（ MSR ）是
写有程序exe-内部控制逻辑
cution状态和机器状态，分别为。
外部中断的状态被保持在
外部中断状态寄存器（ EXISR ） 。固定
浮点运算异常状况可从
异常寄存器（ XER ） 。
RISC CPU
在RISC核心包括三个紧密结合
功能单元：执行单元（ EXU ）时，
数据高速缓存单元（DCU ），以及指令高速缓存
病房（ICU ） 。每个高速缓存单元由一个数据的
对于高速缓存MAN-阵列，标签阵列和控制逻辑
理和解决。执行单元
包括通用寄存器（ GPR） ，
专用寄存器（ SPR ） ， ALU ，乘法器，
除法器，桶式移位器，并且所述控制逻辑
来管理数据流和指令所需要
在EXU内执行。
该EXU处理指令解码和exe-
cution ，队列管理，分支预测，
和分支折叠。指令高速缓冲存储器单元
通过指令队列中EXU ，或在
的高速缓存未命中的情况下，请求从一个取
通过总线接口单元的外部存储器。
设备控制寄存器
设备控制寄存器（DCR ）被用于用以管理
年龄的I / O接口， DMA通道， SRAM和
DRAM内存CON连接gurations和时间，并
关于总线错误状态/地址信息。
DCRS使用移动到访问/从设备
控制寄存器（ mtdcr / mfdcr ）指令，
移动GPRS和DCRS之间的操作数。
指令集
表1总结了403GA指令通过设定
业务类别。大多数指令
在单个周期内执行，用的例外
加载/存储多个，加载/存储串，乘，和
除法指令。
总线接口单元
总线接口单元集成的功能性
用于数据传输和地址操作控制
系统蒸发散比那些DMA控制器等
处理。 DMA传输使用的逻辑地址
在BIU到输出存储器地址为
访问。
用于控制功能直接连接I / O设备
和DRAM ， SRAM ， ROM或银行
由BIU提供。对于SRAM突发访问，
ROM和页面模式DRAM器件是
支持高速缓存填充和刷新操作。
在BIU控制之间的数据的传送
外部总线和指令高速缓冲存储器，数据
高速缓冲存储器，或寄存器内的处理器核心。
该BIU也进行仲裁之间的外部总线
主机和DMA传输，内部总线来
通用寄存器
数据传输和从EXU被处理
通过对32个GPR的银行，每32位宽。
加载和存储指令移动数据操作数
所述的GPR和数据高速缓冲存储器单元之间，
除了在非高速缓存数据或的情况下
高速缓存未命中。在这种情况下，通过DCU
的地址中的数据读出或写入到BIU 。
当非高速缓存操作数正在传输
ferred ，数据可以直接通过EXU之间
和BIU ，哪些接口到外部
被访问的内存。
特殊功能寄存器
专用寄存器被用来控制
调试设备，定时器，中断，保护
机构，存储器高速缓存能力，以及其他
2
IBM的PowerPC 403GA
高速缓存单元与寄存器组，和
片上外设总线（ OPB ）的串行端口。
线，含有16个字节的每一行。单独
旁路可处理的cache
禁止指令，并改善性能
行过程中填充操作。
高速缓存可以发送每2高速缓存的指令
周期来执行单元，从而允许指令
被折叠从队列中，而无需中断
正常的指令流。当一个分支
指令被折叠并平行地执行
另一个指令， ICU提供了两个
说明更换两者的说明
只是执行这样的带宽是平衡的
在ICU和执行单元之间。
内存寻址区
该403GA可以解决的有效范围
4千兆字节，映射到3.5GB （ 256MB的
SRAM / ROM或其它I / O ，256MB DRAM和
3GB OPB /保留）的物理地址空间
含28 128MB地区。
缓存能力相对于该指令或
数据高速缓冲存储器是通过指令编程和
数据高速缓冲存储器的控制寄存器，分别为。
内的DRAM和SRAM / ROM区，一
总计8银行器件的支持。
每家银行支持直接连接的
内存高达64MB 。每家银行可以
配置为8位，16位或32位器件。
对于个别银行的DRAM ，等待数
美国，银行规模，
RAS
- 到 -
CAS
定时，利用一个
外部地址多路转换器（外部总线
大师） ，刷新率为用户自
可编程的。对于每一个SRAM / ROM银行，
银行规模，银行的位置，等待状态的数量，
和芯片选择的时机，字节使能，并
输出使都是用户可编程的。
数据高速缓存设备
数据高速缓存单元被提供，以减少
在主频繁使用的数据项的访问时间
店面。这1KB缓存被组织为一个双向
组相联高速缓存。有32套2
线，包含16个字节数据的每一行。该
缓存功能字节可再写改善
字节和半字存储性能
操作。
使用有写执行缓存操作
回来策略。一个回写高速缓存仅更新
在对应于主存储单元
改变的位置在高速缓存中。数据是佛罗里达ushed
从高速缓存到主存时
改变的数据需要从该除去
缓存，以腾出空间给其它数据。
指令缓存单元
指令高速缓存器单元（ICU）是一个双向设定
与联想2KB高速缓存单元
增强，以支持分支预测和
折叠。 ICU的组织为64套2
表1. 403GA指令类别
类别
数据移动
算术/逻辑
对照
支
条件
循环/移位
高速缓存控制
中断控制
处理器管理
负载，存储
加，减，否定，乘，除， AND，OR ， XOR， NAND，NOR ， XNOR ，标志
扩展，算上前导零
比较，比较的逻辑，比较直接
分支，分支条件
状态寄存器的逻辑
旋转，旋转和口罩，左移，右移
无效，触摸，零，同花顺，专卖店
写外部中断使能位，移动到/从机状态寄存器，
从中断返回，从关键中断返回
系统调用，同步，移动到/从设备控制寄存器，移动/
从专用寄存器
基本指令
3
IBM的PowerPC 403GA
执行中断返回（ RFI ）
指令强制SRR0的内容，并
SRR1加载到程序计数器和
在MSR ，分别。然后执行开始于
中的地址的程序计数器。
这四个关键异常的处理
类似的方法。当一个关键的例外是
采取SRR2和SRR3举行下顺序
从返回地址时要被处理
除了与机器状态的内容
寄存器，分别。关键的异常后
处理例程，从关键中断返回
（ RFCI ）强制SRR2和SRR3的内容，以
被装入程序计数器和
MSR分别。
零，则定时器停止递减，一个位被置位
在计时器状态寄存器（TSR） ，和一个PIT
产生中断。任选地，所述的PIT可
编程自动重新加载的最后
值写入到PIT的寄存器中，然后将
PIT开始递减again.The定时器控制
寄存器（ TCR ）包含了中断启用
在PIT中断。
在固定的时间间隔定时器产生周期性
中断的基础上选择的位的时间
基地。用户可以选择四种间隔一
通过设置在正确位定时器周期
TCR 。当在时间基准所选择的位
从0变为1 ，一个位在TSR和设置
FIT产生中断。散客中断
使包含在T细胞受体。
看门狗定时器产生周期性的
根据选定的比特中的时基中断。
用户可以选择为四个时间段1
间隔和复位的，如果生成的类型
看门狗定时器超时两次无
其间，从软件清除。如果启用，
看门狗定时器产生系统复位，除非
异常处理程序更新看门狗定时器
定时器之前状态位已完成两
选定定时器的时间间隔。
计时器
该403GA包含四个定时器功能：时间
基地，一个可编程间隔定时器（ PIT ） ，一
科幻固定的间隔定时器（ FIT ） ，和一个看门狗定时器。
时基是一个56位的计数器递增
定时器的时钟速率。定时器时钟可
可以由内部信号等于所述从动
处理器时钟速率或通过单独的外部
定时器的时钟引脚。不生成任何中断时，
时基滑过。
可编程间隔计时器是一个32位的
寄存器，它被减少以相同的速率作为
时基递增。用户预加载
PIT的寄存器的值，以产生所需的
延时。当寄存器递减到
串行端口
该403GA串行端口可支持
表2. 403GA异常优先级，类型和类
优先
1
2
3
4
5
6
7
8
9
10
异常类型
系统复位
机器检查
DEBUG
关键中断
WatchdogTimer超时
异常类
异步不精确
异步不精确
同步精确
（ UDE和EXC除外）
异步精确
异步精确
程序异常，保护冲突和系统调用精确同步
排列异常
同步精确
外部中断
固定间隔定时器
可编程间隔计时器
异步精确
异步精确
异步精确
5
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