初步
PLL702-03
低EMI外设时钟发生器用于笔记本电脑
特点
引脚分配
单一的低EMI IC来替代多个晶体和
在笔记本电脑和主板振荡器（ 27MHz时，
为8MHz ， 12MHz的， 24.576MHz的，为25MHz ） 。
单晶输入： 24.576MHz的（精度要求
+/- 20ppm的）
超过10ppm的频率合成误差，会议少
AC97 ， IEEE1394 ， IEEE802和USB2.0频率
精确规范。
27MHz的时钟与5级可选蔓延
频谱调制形式的+/- 0.5％ ±1.5 ％中心。
25MHz的时钟采用双驱动强度（以太网PHY
和MAC ） 。
24.576MHz的时钟的音频编解码器和IEEE1394 。
可选的12MHz （ USB 2.0 ）或8MHz的（键盘
控制器） 。
为24.576MHz的，为8MHz ，和双电源选择
12MHz.
采用16引脚SOIC和TSSOP封装。
VDDOSC
XIN
XOUT
Vssosc
VSSB1
24.576MHz/SST0*
T
24.576MHz/SST1*
v
VDDB1
1
2
16
15
VDDB2
27MHz
VSSB2
8MHz
12MHz/VDD_SEL*
v
VSS25M
25MHzx2
VDD25M
PLL 702-03
3
4
5
6
7
8
14
13
12
11
10
9
注意：
25MHzx2 ：双驱动力
*：双向引脚
v
：内部下拉电阻（ 120K
)
T
：三电平输入
表1.扩频选择
SST1
1
1
1
0
0
0
SST0
1
0
M
1
0
M
SST调制只
27MHz的。 （引脚15 ）
+/- 1.5 %
+/- 1.25 %
+/- 1 %
+/- 0.75 %
+/- 0.5 %
SST关闭（默认）
电源组
VDDOSC -
VSSOSC ： XIN ， XOUT ，模拟核心，
数字部分。
VDDB1 -
VSSB1 ： 24.576MHz的。
VDDB2 -
VSSB2 ： 27MHz的，为8MHz ， 12MHz的和。
VDD25M -
VSS25M ： 25MHz的， （也可用于为12MHz ，
为8MHz时功率VDDB2不存在，并
24.576MHz的电源时VDDB1是不存在的） 。
注：M =不连接。 1 =拉升。 0 =拉了下来。
表2.电源选型表
VDD_SEL
0
1
24.576MHz
（引脚7 ）
VDDB1
VDD25M
为12MHz （引脚12）
为8MHz （引脚13 ）
VDDB2
VDD25M
47745弗里蒙特大道，弗里蒙特，加利福尼亚州94538电话：（ 510 ） 492-0990传真：（ 510 ） 492-0991
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初步
PLL702-03
低EMI外设时钟发生器用于笔记本电脑
框图
VDDB2
SSC（ 0：1 ）
XIN
XOUT
XTAL
OSC
PLL
SST
27_14.318MHz
VDD25M
VDDB1
VDDB1
24.576MHz
(pin7)
24.576MHz
(pin6)
25MHz
VDD25M
VDD25M
VDDB2
PLL2
VDD25M
VDDB2
12MHz
8MHz
注意：
为了使用VDD25M作为动力源的8MHz （引脚13 ） ， 24.576MHz的（引脚7） ，和12MHz的（引脚12） ，有必要选择此功能
通过VDD_SEL输入（请参阅电源选型表的第1页） 。
注2 ：
只有27MHz的输出通过扩频调制的低EMI 。
47745弗里蒙特大道，弗里蒙特，加利福尼亚州94538电话：（ 510 ） 492-0990传真：（ 510 ） 492-0991
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初步
PLL702-03
低EMI外设时钟发生器用于笔记本电脑
引脚说明
名字
VDDOSC
XIN
XOUT
Vssosc
VSSB1
24.576MHz/SST0
针＃
1
2
3
4
5
6
TYPE
P
I
O
P
P
B
描述
3.3V供电的振荡器，模拟核和数字电路。
晶振输入：为24.576MHz的晶振基础（ CL = 20pF的，并联谐振模式， +/-
在20ppm ） 。片上负载电容：无需外部负载电容器。
晶振输出。
接地连接。
接地连接。
双向和三电平引脚。当电源接通时， SST0的值被锁存并用于
选择SST控制（见扩频选择表1 ） 。三电平输入： M =做
无法连接， 1 =上拉， 0 =拉下。上电之后，此引脚用作24.576MHz的输出
时钟。
双向引脚。当电源接通时， SST1的值被锁存，并用来选择
SST控制（见扩频选择表1 ） 。内部下拉默认为SST1
0时，使用外部上拉电阻设置为1，上电之后，此引脚用作24.576MHz的输出时钟。
3.3V电源为24.576MHz的时钟。
3.3V电源为25MHz的，为8MHz ， 12MHz的， 24.576MHz的。
以太网25MHz的时钟输出（双驱动强度） 。
接地连接。
双向引脚。当电源接通时， VDD_SEL的值被锁存，并用来选择
电源（请参阅电源选型表2 ） 。内部下拉SST1默认为0 ，使用
外部上拉电阻设置为1，上电之后，此引脚用作12MHz的输出时钟。
8MHz的时钟输出（键盘控制器） 。
接地连接。
27MHz的输出。该输出可以使用SST （扩频调制的低EMI
技术） 。
3.3V电源为27MHz的， 20MHz的， 12MHz的，和24.576MHz的。
24.576MHz/SST1
VDDB1
VDD25M
25MHzx2
VSS25M
12MHz/VDD_SEL
8MHz
VSSB2
27MHz
VDDB2
7
8
9
10
11
12
13
14
15
16
B
P
P
O
P
B
O
P
O
P
功能说明
三电平与二电平输入
为了减少引脚的用法， PLL702-02使用三电平输入引脚。这些引脚允许3个级别的输入选择，即： 0 =
连接到GND ， 1 =连接到VDD ， M =不要连接。因此，与两电平选择管脚，所述三电平输入引脚
在“M” （ MID）的状态时，没有连接。以三电平引脚连接到一个逻辑“零” ，该引脚必须连接到
GND 。同样，为了连接到一个逻辑“1” ，该引脚必须连接到VDD。
47745弗里蒙特大道，弗里蒙特，加利福尼亚州94538电话：（ 510 ） 492-0990传真：（ 510 ） 492-0991
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初步
PLL702-03
低EMI外设时钟发生器用于笔记本电脑
连接的双向销
该PLL702-03还使用双向引脚。同一引脚用作上电时的输入，并作为只要输入输出
已锁定。输入的值被锁存，在上电时。根据不同的引脚上（见引脚说明） ，输入可以
是三电平或一个标准的两电平。不同于单向引脚，双向引脚不能直接连接到GND或VDD中
命令输入到设置为"0"或"1" ，由于销也需要作为输出。在两电平输入引脚的情况下，一个内部的上拉
电阻的存在。这允许在没有外部下拉电阻器连接销之间将要设定的默认值
和GND （根据定义，一个三电平输入具有"M" （中间一个默认值） ，如果它没有连接） 。以连接一个双
定向销到非默认值时，输入必须通过一个外部下拉/上拉连接到GND或VDD
电阻器。
注意：
当输出负载呈现相比于内部的上拉电阻的低阻抗，内部的上拉电阻
可能不足以拉动输入到一个逻辑“1” ，和一个外部上拉电阻可能需要。
为双向输入，引脚和GND之间的外部负载电阻必须足够小（比
内部上拉电阻），从而使管脚的电压被下拉至低于0.8V （逻辑“0 ”）。为了避免负载效应，当
引脚用作输出，外部下拉电阻的值应然保持尽可能大。在一般情况下，它是
推荐使用周围六分之一的外部电阻四分之一的内部上拉电阻（参见应用
图）。
注意：
当输出被用于驱动一个负载呈递之间的输出端子与VDD一个小电阻，该电阻是
在本质上并联连接到内部的上拉电阻。在这种情况下，外部的下拉电阻可能要
尺寸更小，以保证该引脚的电压将是低的足够实现所期望的逻辑“零” 。这是特别
真正驾驶时74FXX TTL组件。
应用图：双向引脚内部上拉
内部芯片
VDD
外部电路
R
up
上电
RESET
R
RB
产量
EN
双向引脚
时钟负载
LATCHED
输入
LATCH
R
UP
/
4
跳线设置
注意：
RUP =内部上拉电阻（见引脚说明） 。上电复位： R在从1到0，而RB开始从0到1 。
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PLL702-03
低EMI外设时钟发生器用于笔记本电脑
电气规格
1.绝对最大额定值
参数
电源电压范围
输入电压范围
输出电压范围
焊接温度
储存温度
工作环境温度*
T
S
T
A
-65
-40
符号
V
CC
V
I
V
O
分钟。
马克斯。
7
V
CC
+
0.5
V
CC
+
0.5
260
150
85
单位
V
V
V
°C
°C
°C
-
0.5
-
0.5
-
0.5
超出最大额定值长时间指定的限制条件下的曝光设备可能会导致
永久损坏设备，影响了产品的可靠性。这些条件代表了一个额定值和功能
该设备在这些或以上本说明书中提到的运行限值的任何其他条件的操作，是不是暗示。
*
注意：
工作温度为设计保证所有部件（商业和工业） ，但测试
只有工业级。
2. AC规格
参数
输入频率（可以通过XTAL_SEL设置）
SST调制扫描速度
输出上升时间
输出下降时间
占空比
占空比为8MHz时钟
马克斯。绝对的周期抖动
马克斯。抖动，周期循环
0.8V至2.0V空载
2.0V到0.8V的空载
在VDD / 2
在VDD / 2
从长远来看，没有SST
长期+短期
45
43
50
50
条件
+/- 20ppm的准确度
分钟。
典型值。
24.576
28
马克斯。
单位
兆赫
千赫
1.5
1.5
55
57
150
120
ns
ns
%
%
ps
ps
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PLL702-03
低EMI外设时钟发生器用于笔记本电脑
特点
引脚分配
单一的低EMI IC来替代多个晶体和
在笔记本电脑和主板振荡器（ 27MHz时，
为8MHz ， 12MHz的， 24.576MHz的，为25MHz ） 。
单晶输入： 24.576MHz的（精度要求
+/- 20ppm的）
超过10ppm的频率合成误差，会议少
AC97 ， IEEE1394 ， IEEE802和USB2.0频率
精确规范。
27MHz的时钟与5级可选蔓延
频谱调制形式的+/- 0.5％ ±1.5 ％中心。
25MHz的时钟采用双驱动强度（以太网PHY
和MAC ） 。
24.576MHz的时钟的音频编解码器和IEEE1394 。
可选的12MHz （ USB 2.0 ）或8MHz的（键盘
控制器） 。
为24.576MHz的，为8MHz ，和双电源选择
12MHz.
采用16引脚SOIC和TSSOP封装。
VDDOSC
XIN
XOUT
Vssosc
VSSB1
24.576MHz/SST0*
T
24.576MHz/SST1*
v
VDDB1
1
2
16
15
VDDB2
27MHz
VSSB2
8MHz
12MHz/VDD_SEL*
v
VSS25M
25MHzx2
VDD25M
PLL 702-03
3
4
5
6
7
8
14
13
12
11
10
9
注意：
25MHzx2 ：双驱动力
*：双向引脚
v
：内部下拉电阻（ 120K
)
T
：三电平输入
表1.扩频选择
SST1
1
1
1
0
0
0
SST0
1
0
M
1
0
M
SST调制只
27MHz的。 （引脚15 ）
+/- 1.5 %
+/- 1.25 %
+/- 1 %
+/- 0.75 %
+/- 0.5 %
SST关闭（默认）
电源组
VDDOSC -
VSSOSC ： XIN ， XOUT ，模拟核心，
数字部分。
VDDB1 -
VSSB1 ： 24.576MHz的。
VDDB2 -
VSSB2 ： 27MHz的，为8MHz ， 12MHz的和。
VDD25M -
VSS25M ： 25MHz的， （也可用于为12MHz ，
为8MHz时功率VDDB2不存在，并
24.576MHz的电源时VDDB1是不存在的） 。
注：M =不连接。 1 =拉升。 0 =拉了下来。
表2.电源选型表
VDD_SEL
0
1
24.576MHz
（引脚7 ）
VDDB1
VDD25M
为12MHz （引脚12）
为8MHz （引脚13 ）
VDDB2
VDD25M
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低EMI外设时钟发生器用于笔记本电脑
框图
VDDB2
SSC（ 0：1 ）
XIN
XOUT
XTAL
OSC
PLL
SST
27_14.318MHz
VDD25M
VDDB1
VDDB1
24.576MHz
(pin7)
24.576MHz
(pin6)
25MHz
VDD25M
VDD25M
VDDB2
PLL2
VDD25M
VDDB2
12MHz
8MHz
注意：
为了使用VDD25M作为动力源的8MHz （引脚13 ） ， 24.576MHz的（引脚7） ，和12MHz的（引脚12） ，有必要选择此功能
通过VDD_SEL输入（请参阅电源选型表的第1页） 。
注2 ：
只有27MHz的输出通过扩频调制的低EMI 。
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PLL702-03
低EMI外设时钟发生器用于笔记本电脑
引脚说明
名字
VDDOSC
XIN
XOUT
Vssosc
VSSB1
24.576MHz/SST0
针＃
1
2
3
4
5
6
TYPE
P
I
O
P
P
B
描述
3.3V供电的振荡器，模拟核和数字电路。
晶振输入：为24.576MHz的晶振基础（ CL = 20pF的，并联谐振模式， +/-
在20ppm ） 。片上负载电容：无需外部负载电容器。
晶振输出。
接地连接。
接地连接。
双向和三电平引脚。当电源接通时， SST0的值被锁存并用于
选择SST控制（见扩频选择表1 ） 。三电平输入： M =做
无法连接， 1 =上拉， 0 =拉下。上电之后，此引脚用作24.576MHz的输出
时钟。
双向引脚。当电源接通时， SST1的值被锁存，并用来选择
SST控制（见扩频选择表1 ） 。内部下拉默认为SST1
0时，使用外部上拉电阻设置为1，上电之后，此引脚用作24.576MHz的输出时钟。
3.3V电源为24.576MHz的时钟。
3.3V电源为25MHz的，为8MHz ， 12MHz的， 24.576MHz的。
以太网25MHz的时钟输出（双驱动强度） 。
接地连接。
双向引脚。当电源接通时， VDD_SEL的值被锁存，并用来选择
电源（请参阅电源选型表2 ） 。内部下拉SST1默认为0 ，使用
外部上拉电阻设置为1，上电之后，此引脚用作12MHz的输出时钟。
8MHz的时钟输出（键盘控制器） 。
接地连接。
27MHz的输出。该输出可以使用SST （扩频调制的低EMI
技术） 。
3.3V电源为27MHz的， 20MHz的， 12MHz的，和24.576MHz的。
24.576MHz/SST1
VDDB1
VDD25M
25MHzx2
VSS25M
12MHz/VDD_SEL
8MHz
VSSB2
27MHz
VDDB2
7
8
9
10
11
12
13
14
15
16
B
P
P
O
P
B
O
P
O
P
功能说明
三电平与二电平输入
为了减少引脚的用法， PLL702-02使用三电平输入引脚。这些引脚允许3个级别的输入选择，即： 0 =
连接到GND ， 1 =连接到VDD ， M =不要连接。因此，与两电平选择管脚，所述三电平输入引脚
在“M” （ MID）的状态时，没有连接。以三电平引脚连接到一个逻辑“零” ，该引脚必须连接到
GND 。同样，为了连接到一个逻辑“1” ，该引脚必须连接到VDD。
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PLL702-03
低EMI外设时钟发生器用于笔记本电脑
连接的双向销
该PLL702-03还使用双向引脚。同一引脚用作上电时的输入，并作为只要输入输出
已锁定。输入的值被锁存，在上电时。根据不同的引脚上（见引脚说明） ，输入可以
是三电平或一个标准的两电平。不同于单向引脚，双向引脚不能直接连接到GND或VDD中
命令输入到设置为"0"或"1" ，由于销也需要作为输出。在两电平输入引脚的情况下，一个内部的上拉
电阻的存在。这允许在没有外部下拉电阻器连接销之间将要设定的默认值
和GND （根据定义，一个三电平输入具有"M" （中间一个默认值） ，如果它没有连接） 。以连接一个双
定向销到非默认值时，输入必须通过一个外部下拉/上拉连接到GND或VDD
电阻器。
注意：
当输出负载呈现相比于内部的上拉电阻的低阻抗，内部的上拉电阻
可能不足以拉动输入到一个逻辑“1” ，和一个外部上拉电阻可能需要。
为双向输入，引脚和GND之间的外部负载电阻必须足够小（比
内部上拉电阻），从而使管脚的电压被下拉至低于0.8V （逻辑“0 ”）。为了避免负载效应，当
引脚用作输出，外部下拉电阻的值应然保持尽可能大。在一般情况下，它是
推荐使用周围六分之一的外部电阻四分之一的内部上拉电阻（参见应用
图）。
注意：
当输出被用于驱动一个负载呈递之间的输出端子与VDD一个小电阻，该电阻是
在本质上并联连接到内部的上拉电阻。在这种情况下，外部的下拉电阻可能要
尺寸更小，以保证该引脚的电压将是低的足够实现所期望的逻辑“零” 。这是特别
真正驾驶时74FXX TTL组件。
应用图：双向引脚内部上拉
内部芯片
VDD
外部电路
R
up
上电
RESET
R
RB
产量
EN
双向引脚
时钟负载
LATCHED
输入
LATCH
R
UP
/
4
跳线设置
注意：
RUP =内部上拉电阻（见引脚说明） 。上电复位： R在从1到0，而RB开始从0到1 。
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PLL702-03
低EMI外设时钟发生器用于笔记本电脑
电气规格
1.绝对最大额定值
参数
电源电压范围
输入电压范围
输出电压范围
焊接温度
储存温度
工作环境温度*
T
S
T
A
-65
-40
符号
V
CC
V
I
V
O
分钟。
马克斯。
7
V
CC
+
0.5
V
CC
+
0.5
260
150
85
单位
V
V
V
°C
°C
°C
-
0.5
-
0.5
-
0.5
超出最大额定值长时间指定的限制条件下的曝光设备可能会导致
永久损坏设备，影响了产品的可靠性。这些条件代表了一个额定值和功能
该设备在这些或以上本说明书中提到的运行限值的任何其他条件的操作，是不是暗示。
*
注意：
工作温度为设计保证所有部件（商业和工业） ，但测试
只有工业级。
2. AC规格
参数
输入频率（可以通过XTAL_SEL设置）
SST调制扫描速度
输出上升时间
输出下降时间
占空比
占空比为8MHz时钟
马克斯。绝对的周期抖动
马克斯。抖动，周期循环
0.8V至2.0V空载
2.0V到0.8V的空载
在VDD / 2
在VDD / 2
从长远来看，没有SST
长期+短期
45
43
50
50
条件
+/- 20ppm的准确度
分钟。
典型值。
24.576
28
马克斯。
单位
兆赫
千赫
1.5
1.5
55
57
150
120
ns
ns
%
%
ps
ps
47745弗里蒙特大道，弗里蒙特，加利福尼亚州94538电话：（ 510 ） 492-0990传真：（ 510 ） 492-0991
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