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PLL702-02
低EMI外设时钟发生器用于笔记本&主板
特点
单一的低EMI IC来替代多个晶体和
在笔记本电脑和主板振荡器（ 27MHz时，
的10MHz ， 14.318MHz ，为8MHz ， 12MHz的， 24.576MHz的，
25MHz).
可选择的晶体输入： 24.576MHz的或14.318MHz
（精度要求+/- 20ppm以下）
超过10ppm的频率合成误差，会议少
AC97 ， IEEE1394 ， IEEE802和USB2.0频率
精确规范。
27MHz的时钟与5级可选蔓延
频谱调制形式的+/- 0.5％ ±1.5 ％中心。
25MHz的时钟采用双驱动强度（以太网PHY
和MAC ） 。
24.576MHz的时钟的音频编解码器和IEEE1394 。
12MHz时为USB 2.0 。
可选的10MHz和8MHz的键盘控制器。
为24.576MHz的双电源选择， 10MHz的，
和12MHz的。
采用16引脚SOIC和TSSOP封装。
引脚分配
VDDOSC
XIN
XOUT
Vssosc
VSSB1
24.576MHz/SST0*
T
24.576MHz/SST1*
v
VDDB1
1
2
16
15
VDDB2
27_14.318MHz/XTAL_SEL*
v
VSSB2
10_8MHz/SEL10_8*
T
12MHz/VDD_SEL*
v
VSS25M
25MHzx2
VDD25M
*：双向引脚
三电平输入
PLL 702-02
3
4
5
6
7
8
14
13
12
11
10
9
注意：
25MHzx2 ：双驱动力
v
：内部下拉电阻（ 120kΩ ）
T
:
电源组
表1.扩频选择
SST1
1
1
1
0
0
0
SST0
1
0
M
1
0
M
SST调制只
27MHz的。 （引脚15 ）
+/- 1.5 %
+/- 1.25 %
+/- 1 %
+/- 0.75 %
+/- 0.5 %
SST关闭（默认）
VDDOSC - VSSOSC ： XIN ， XOUT ，模拟核心，
数字部分。
VDDB1 - VSSB1 ： 24.576MHz的。
VDDB2 - VSSB2 ： 27MHz的， 10_8MHz和12MHz的。
VDD25M - VSS25M ：为25MHz ， （ 10_8MHz ， 12MHz的，
24.576MHz的时候电源VDDB1 ， VDDB2不存在） 。
表3.频率选择表
SEL10_8
M
1
0
10_8MHz （引脚13 ）
电源
VDD25M
VDDB2
关闭
输出频率
8MHz
10MHz
-
注：M =不连接。 1 =拉升。 0 =拉了下来。
表2.电源选型表
VDD_SEL
0
1
24.576MHz
（引脚7 ）
VDDB1
VDD25M
12MHz
（引脚12 ）
VDDB2
VDD25M
表4.水晶选型表
晶振输入
24.576MHz
14.318MHz
XTAL_SEL
0
1
47745弗里蒙特大道，弗里蒙特，加利福尼亚州94538电话：（ 510 ） 492-0990传真：（ 510 ） 492-0991
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转05年8月30日第1页
PLL702-02
低EMI外设时钟发生器用于笔记本&主板
框图
XTAL_SEL
SST （0： 1）
XIN
XOUT
XTAL
OSC
PLL
SST
27_14.318MHz
24.576MHz
(pin7)
24.576MHz
(pin6)
25MHz
PLL2
12MHz
10_8MHz
SEL10_8
注1 ：
为了使用VDD25M作为动力源10_8MHz （引脚13 ），24 .576MHz （引脚7） ，和12MHz的（引脚12） ，有必要选择此功能
通过VDD_SEL和SEL10_8M输入（请参阅电源的选择和第1页10_8MHz频率选择表） 。
注2 ：
只有27MHz的输出通过扩频调制的低EMI 。
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PLL702-02
低EMI外设时钟发生器用于笔记本&主板
引脚说明
名字
VDDOSC
XIN
XOUT
Vssosc
VSSB1
24.576MHz/SST0
针＃
1
2
3
4
5
6
TYPE
P
I
O
P
P
B
描述
3.3V供电的振荡器，模拟核和数字电路。
晶振输入：接受要么24.576MHz的或14.31818MHz基频晶体（ CL =
20pF的，并联谐振模式， +/- 20ppm以下） 。片上负载电容：没有外部负载
所需的电容。 （请参阅下表＃ 4 ）
晶振输出。
接地连接。
接地连接。
双向和三电平引脚。当电源接通时， SST0的值被锁存并
用于选择SST控制（见扩频选择表1 ） 。三电平输入：
M =不要连接， 1 =上拉， 0 =拉下。上电之后，此引脚用作
24.576MHz的输出时钟。
双向引脚。当电源接通时， SST1的值被锁存，并用来选择
在SST控制（见扩频选择表1 ） 。内部上拉下来的默认值
SST1为0时，使用外部上拉电阻设置为1，上电之后，此引脚用作24.576MHz的
输出时钟。
3.3V电源为24.576MHz的时钟。
3.3V电源为25MHz的， 10_8MHz ，为12MHz ， 24.576MHz的。
以太网25MHz的时钟输出（双驱动强度） 。
接地连接。
双向引脚。当电源接通时， VDD_SEL的值被锁存，并用于
选择电源（请参阅电源选型表2 ） 。内部下拉SST1默认为0 ，
使用外部上拉电阻设置为1，上电之后，此引脚用作12MHz的输出时钟。
双向和三电平引脚。当电源接通时， SEL10_8的值被锁存并
用于选择输出频率（见频率选择表3）。三电平输入：M
=不连接， 1 =上拉， 0 =拉下。上电之后，此引脚用作10MHz的
时钟， 8MHz的时钟，或“否输出” ，这取决于SEL10_8 。
接地连接。
双向引脚。当电源接通时， XTAL_SEL的值被锁存并用于设置
输入晶振频率（ 24.575MHz或14.31818MHz ） 。设置XTAL_SEL为0（默认值）
为24.576MHz的晶振输入， XTAL_SEL设置为1 14.31818MHz输入晶体（见
水晶选型表第1页） 。 。上电之后，此引脚用作输出的27MHz
（带24.576MHz的晶体），或作为14.31818MHz通过时钟（具有14.31818MHz
晶体） ，根据所输入的晶体。
在27MHz的输出可以采用扩频调制的低EMI 。
3.3V电源为27MHz的， 10MHz的， 12MHz的，和24.576MHz的。
24.576MHz/SST1
VDDB1
VDD25M
25MHzx2
VSS25M
12MHz/VDD_SEL
7
8
9
10
11
12
B
P
P
O
P
B
10_8MHz/SEL10_8
VSSB2
13
14
B
P
27_14.318MHz/XTAL_SEL
15
B
VDDB2
16
P
功能说明
三电平与二电平输入
为了减少引脚的用法， PLL702-02使用三电平输入引脚。这些引脚允许3个级别的输入选择，即： 0 =
连接到GND ， 1 =连接到VDD ， M =不要连接。因此，与两电平选择管脚，所述三电平输入引脚
在“M” （ MID）的状态时，没有连接。以三电平引脚连接到一个逻辑“零” ，该引脚必须连接到
GND 。同样，为了连接到一个逻辑“1” ，该引脚必须连接到VDD。
47745弗里蒙特大道，弗里蒙特，加利福尼亚州94538电话：（ 510 ） 492-0990传真：（ 510 ） 492-0991
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转05年8月30日第3页
PLL702-02
低EMI外设时钟发生器用于笔记本&主板
连接的双向销
该PLL702-02还使用双向引脚。同一引脚用作上电时的输入，并作为只要输入输出
已锁定。输入的值被锁存，在上电时。根据不同的引脚上（见引脚说明） ，输入可以
是三电平或一个标准的两电平。不同于单向引脚，双向引脚不能直接连接到GND或VDD中
命令输入到设置为"0"或"1" ，由于销也需要作为输出。在两电平输入引脚的情况下，一个内部的上拉
电阻的存在。这允许在没有外部下拉电阻器连接销之间将要设定的默认值
和GND （根据定义，一个三电平输入具有"M" （中间一个默认值） ，如果它没有连接） 。以连接一个双
定向销到非默认值时，输入必须通过一个外部下拉/上拉连接到GND或VDD
电阻器。
注意：
当输出负载呈现相比于内部的上拉电阻的低阻抗，内部的上拉电阻
可能不足以拉动输入到一个逻辑“1” ，和一个外部上拉电阻可能需要。
为双向输入，引脚和GND之间的外部负载电阻必须足够小（比
内部上拉电阻），从而使管脚的电压被下拉至低于0.8V （逻辑“0 ”）。为了避免负载效应，当
引脚用作输出，外部下拉电阻的值应然保持尽可能大。在一般情况下，它是
推荐使用周围六分之一的外部电阻四分之一的内部上拉电阻（参见应用
图）。
注意：
当输出被用于驱动一个负载呈递之间的输出端子与VDD一个小电阻，该电阻是
在本质上并联连接到内部的上拉电阻。在这种情况下，外部的下拉电阻可能要
尺寸更小，以保证该引脚的电压将是低的足够实现所期望的逻辑“零” 。这是特别
真正驾驶时74FXX TTL组件。
应用图：双向引脚内部上拉
内部芯片
VDD
外部电路
R
up
上电
RESET
R
RB
产量
EN
双向引脚
时钟负载
LATCHED
输入
LATCH
R
UP
/
4
跳线设置
注意：
RUP =内部上拉电阻（见引脚说明） 。上电复位： R在从1到0，而RB开始从0到1 。
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转05年8月30日第4页
PLL702-02
低EMI外设时钟发生器用于笔记本&主板
电气规格
1.绝对最大额定值
参数
电源电压
输入电压， DC
输出电压，直流
储存温度
工作环境温度*
结温
焊接温度（焊接， 10秒）
ESD保护，人体模型
符号
V
DD
V
I
V
O
T
S
T
A
T
J
分钟。
-0.5
-0.5
-65
-40
马克斯。
4.6
V
DD
+0.5
V
DD
+0.5
150
85
125
260
2
单位
V
V
V
°C
°C
°C
°C
kV
超出长时间最大额定值规定的限值条件下的曝光设备的可能造成永久性损坏设备，影响生产
可靠性。这些条件代表了一个额定值，以及设备在这些功能操作或高于此指出的运行限值的任何其他条件
特定网络阳离子是不是暗示。
*
注意：
工作温度是由设计，所有部件（商业和工业）保证，但测试的唯一的商业档次。
2. AC规格
参数
输入频率（可以通过XTAL_SEL设置）
输出上升时间
输出下降时间
占空比
占空比为8MHz时钟
马克斯。绝对的周期抖动
马克斯。抖动，周期循环
条件
+/- 20ppm的准确度
0.8V至2.0V空载
2.0V到0.8V的空载
在VDD / 2
在VDD / 2
从长远来看，没有SST
长期+短期
分钟。
典型值。
14.31818
24.576
马克斯。
单位
兆赫
兆赫
1.5
1.5
45
43
50
50
55
57
150
120
ns
ns
%
%
ps
ps
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PLL702-02
低EMI外设时钟发生器用于笔记本&主板
特点
单一的低EMI IC来替代多个晶体和
在笔记本电脑和主板振荡器（ 27MHz时，
的10MHz ， 14.318MHz ，为8MHz ， 12MHz的， 24.576MHz的，
25MHz).
可选择的晶体输入： 24.576MHz的或14.318MHz
（精度要求+/- 20ppm以下）
超过10ppm的频率合成误差，会议少
AC97 ， IEEE1394 ， IEEE802和USB2.0频率
精确规范。
27MHz的时钟与5级可选蔓延
频谱调制形式的+/- 0.5％ ±1.5 ％中心。
25MHz的时钟采用双驱动强度（以太网PHY
和MAC ） 。
24.576MHz的时钟的音频编解码器和IEEE1394 。
12MHz时为USB 2.0 。
可选的10MHz和8MHz的键盘控制器。
为24.576MHz的双电源选择， 10MHz的，
和12MHz的。
采用16引脚SOIC和TSSOP封装。
引脚分配
VDDOSC
XIN
XOUT
Vssosc
VSSB1
24.576MHz/SST0*
T
24.576MHz/SST1*
v
VDDB1
1
2
16
15
VDDB2
27_14.318MHz/XTAL_SEL*
v
VSSB2
10_8MHz/SEL10_8*
T
12MHz/VDD_SEL*
v
VSS25M
25MHzx2
VDD25M
*：双向引脚
三电平输入
PLL 702-02
3
4
5
6
7
8
14
13
12
11
10
9
注意：
25MHzx2 ：双驱动力
v
：内部下拉电阻（ 120kΩ ）
T
:
电源组
表1.扩频选择
SST1
1
1
1
0
0
0
SST0
1
0
M
1
0
M
SST调制只
27MHz的。 （引脚15 ）
+/- 1.5 %
+/- 1.25 %
+/- 1 %
+/- 0.75 %
+/- 0.5 %
SST关闭（默认）
VDDOSC - VSSOSC ： XIN ， XOUT ，模拟核心，
数字部分。
VDDB1 - VSSB1 ： 24.576MHz的。
VDDB2 - VSSB2 ： 27MHz的， 10_8MHz和12MHz的。
VDD25M - VSS25M ：为25MHz ， （ 10_8MHz ， 12MHz的，
24.576MHz的时候电源VDDB1 ， VDDB2不存在） 。
表3.频率选择表
SEL10_8
M
1
0
10_8MHz （引脚13 ）
电源
VDD25M
VDDB2
关闭
输出频率
8MHz
10MHz
-
注：M =不连接。 1 =拉升。 0 =拉了下来。
表2.电源选型表
VDD_SEL
0
1
24.576MHz
（引脚7 ）
VDDB1
VDD25M
12MHz
（引脚12 ）
VDDB2
VDD25M
表4.水晶选型表
晶振输入
24.576MHz
14.318MHz
XTAL_SEL
0
1
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PLL702-02
低EMI外设时钟发生器用于笔记本&主板
框图
XTAL_SEL
SST （0： 1）
XIN
XOUT
XTAL
OSC
PLL
SST
27_14.318MHz
24.576MHz
(pin7)
24.576MHz
(pin6)
25MHz
PLL2
12MHz
10_8MHz
SEL10_8
注1 ：
为了使用VDD25M作为动力源10_8MHz （引脚13 ），24 .576MHz （引脚7） ，和12MHz的（引脚12） ，有必要选择此功能
通过VDD_SEL和SEL10_8M输入（请参阅电源的选择和第1页10_8MHz频率选择表） 。
注2 ：
只有27MHz的输出通过扩频调制的低EMI 。
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PLL702-02
低EMI外设时钟发生器用于笔记本&主板
引脚说明
名字
VDDOSC
XIN
XOUT
Vssosc
VSSB1
24.576MHz/SST0
针＃
1
2
3
4
5
6
TYPE
P
I
O
P
P
B
描述
3.3V供电的振荡器，模拟核和数字电路。
晶振输入：接受要么24.576MHz的或14.31818MHz基频晶体（ CL =
20pF的，并联谐振模式， +/- 20ppm以下） 。片上负载电容：没有外部负载
所需的电容。 （请参阅下表＃ 4 ）
晶振输出。
接地连接。
接地连接。
双向和三电平引脚。当电源接通时， SST0的值被锁存并
用于选择SST控制（见扩频选择表1 ） 。三电平输入：
M =不要连接， 1 =上拉， 0 =拉下。上电之后，此引脚用作
24.576MHz的输出时钟。
双向引脚。当电源接通时， SST1的值被锁存，并用来选择
在SST控制（见扩频选择表1 ） 。内部上拉下来的默认值
SST1为0时，使用外部上拉电阻设置为1，上电之后，此引脚用作24.576MHz的
输出时钟。
3.3V电源为24.576MHz的时钟。
3.3V电源为25MHz的， 10_8MHz ，为12MHz ， 24.576MHz的。
以太网25MHz的时钟输出（双驱动强度） 。
接地连接。
双向引脚。当电源接通时， VDD_SEL的值被锁存，并用于
选择电源（请参阅电源选型表2 ） 。内部下拉SST1默认为0 ，
使用外部上拉电阻设置为1，上电之后，此引脚用作12MHz的输出时钟。
双向和三电平引脚。当电源接通时， SEL10_8的值被锁存并
用于选择输出频率（见频率选择表3）。三电平输入：M
=不连接， 1 =上拉， 0 =拉下。上电之后，此引脚用作10MHz的
时钟， 8MHz的时钟，或“否输出” ，这取决于SEL10_8 。
接地连接。
双向引脚。当电源接通时， XTAL_SEL的值被锁存并用于设置
输入晶振频率（ 24.575MHz或14.31818MHz ） 。设置XTAL_SEL为0（默认值）
为24.576MHz的晶振输入， XTAL_SEL设置为1 14.31818MHz输入晶体（见
水晶选型表第1页） 。 。上电之后，此引脚用作输出的27MHz
（带24.576MHz的晶体），或作为14.31818MHz通过时钟（具有14.31818MHz
晶体） ，根据所输入的晶体。
在27MHz的输出可以采用扩频调制的低EMI 。
3.3V电源为27MHz的， 10MHz的， 12MHz的，和24.576MHz的。
24.576MHz/SST1
VDDB1
VDD25M
25MHzx2
VSS25M
12MHz/VDD_SEL
7
8
9
10
11
12
B
P
P
O
P
B
10_8MHz/SEL10_8
VSSB2
13
14
B
P
27_14.318MHz/XTAL_SEL
15
B
VDDB2
16
P
功能说明
三电平与二电平输入
为了减少引脚的用法， PLL702-02使用三电平输入引脚。这些引脚允许3个级别的输入选择，即： 0 =
连接到GND ， 1 =连接到VDD ， M =不要连接。因此，与两电平选择管脚，所述三电平输入引脚
在“M” （ MID）的状态时，没有连接。以三电平引脚连接到一个逻辑“零” ，该引脚必须连接到
GND 。同样，为了连接到一个逻辑“1” ，该引脚必须连接到VDD。
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PLL702-02
低EMI外设时钟发生器用于笔记本&主板
连接的双向销
该PLL702-02还使用双向引脚。同一引脚用作上电时的输入，并作为只要输入输出
已锁定。输入的值被锁存，在上电时。根据不同的引脚上（见引脚说明） ，输入可以
是三电平或一个标准的两电平。不同于单向引脚，双向引脚不能直接连接到GND或VDD中
命令输入到设置为"0"或"1" ，由于销也需要作为输出。在两电平输入引脚的情况下，一个内部的上拉
电阻的存在。这允许在没有外部下拉电阻器连接销之间将要设定的默认值
和GND （根据定义，一个三电平输入具有"M" （中间一个默认值） ，如果它没有连接） 。以连接一个双
定向销到非默认值时，输入必须通过一个外部下拉/上拉连接到GND或VDD
电阻器。
注意：
当输出负载呈现相比于内部的上拉电阻的低阻抗，内部的上拉电阻
可能不足以拉动输入到一个逻辑“1” ，和一个外部上拉电阻可能需要。
为双向输入，引脚和GND之间的外部负载电阻必须足够小（比
内部上拉电阻），从而使管脚的电压被下拉至低于0.8V （逻辑“0 ”）。为了避免负载效应，当
引脚用作输出，外部下拉电阻的值应然保持尽可能大。在一般情况下，它是
推荐使用周围六分之一的外部电阻四分之一的内部上拉电阻（参见应用
图）。
注意：
当输出被用于驱动一个负载呈递之间的输出端子与VDD一个小电阻，该电阻是
在本质上并联连接到内部的上拉电阻。在这种情况下，外部的下拉电阻可能要
尺寸更小，以保证该引脚的电压将是低的足够实现所期望的逻辑“零” 。这是特别
真正驾驶时74FXX TTL组件。
应用图：双向引脚内部上拉
内部芯片
VDD
外部电路
R
up
上电
RESET
R
RB
产量
EN
双向引脚
时钟负载
LATCHED
输入
LATCH
R
UP
/
4
跳线设置
注意：
RUP =内部上拉电阻（见引脚说明） 。上电复位： R在从1到0，而RB开始从0到1 。
47745弗里蒙特大道，弗里蒙特，加利福尼亚州94538电话：（ 510 ） 492-0990传真：（ 510 ） 492-0991
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转05年8月30日第4页
PLL702-02
低EMI外设时钟发生器用于笔记本&主板
电气规格
1.绝对最大额定值
参数
电源电压
输入电压， DC
输出电压，直流
储存温度
工作环境温度*
结温
焊接温度（焊接， 10秒）
ESD保护，人体模型
符号
V
DD
V
I
V
O
T
S
T
A
T
J
分钟。
-0.5
-0.5
-65
-40
马克斯。
4.6
V
DD
+0.5
V
DD
+0.5
150
85
125
260
2
单位
V
V
V
°C
°C
°C
°C
kV
超出长时间最大额定值规定的限值条件下的曝光设备的可能造成永久性损坏设备，影响生产
可靠性。这些条件代表了一个额定值，以及设备在这些功能操作或高于此指出的运行限值的任何其他条件
特定网络阳离子是不是暗示。
*
注意：
工作温度是由设计，所有部件（商业和工业）保证，但测试的唯一的商业档次。
2. AC规格
参数
输入频率（可以通过XTAL_SEL设置）
输出上升时间
输出下降时间
占空比
占空比为8MHz时钟
马克斯。绝对的周期抖动
马克斯。抖动，周期循环
条件
+/- 20ppm的准确度
0.8V至2.0V空载
2.0V到0.8V的空载
在VDD / 2
在VDD / 2
从长远来看，没有SST
长期+短期
分钟。
典型值。
14.31818
24.576
马克斯。
单位
兆赫
兆赫
1.5
1.5
45
43
50
50
55
57
150
120
ns
ns
%
%
ps
ps
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