PLL205-01
主板时钟发生器为AMD - K7
特点
产生所有的时钟频率为VIA K7芯片
集需要多个CPU时钟和高
SDRAM高速缓存。
支持一对差分CPU时钟， 1
漏极开路CPU ， 6个PCI和13高速
SDRAM缓存3 -DIMM应用。
一个24_48MHz时钟和一个48MHz的时钟。
Two14.318MHz参考时钟。
电源管理控制， CPU停止，并
掉电从I2C编程模式。
与内置支持2线I2C串行总线接口
在供应商ID ，设备ID和版本ID 。
单字节微步线性频率Progra-
通过I2C与无故障平滑切换mming 。
扩频
±0.25%
中心蔓延， 0
0.5%
downspread 。
占空比为50％的低抖动。
提供300万48引脚SSOP封装。
引脚配置
VDD0
REF0//CPU_STOP#^
GND
XIN
XOUT
VDD1
PCI5/MODE*^
PCI0/FS3*^
GND
PCI1/SEL24_48*^
PCI2
PCI3
PCI4
VDD2
SDRAMIN
GND
SDRAM11
SDRAM10
VDD3
SDRAM9
SDRAM8
GND
SDATA
SCLK
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
REF1/FS2*^
GND
CPUT1
GND
CPUC0
CPUT0
VDD3
PD ＃ ^
SDRAM12
GND
SDRAM0
SDRAM1
VDD3
SDRAM2
SDRAM3
GND
SDRAM4
SDRAM5
VDD3
SDRAM6
SDRAM7
VDD4
48MHz/FS0*^
24_48MHz/FS1*^
注意： - ：
拉起，
#:
低电平有效
*
：在上电时双向锁存
PLL205-01
框图
I / O模式配置
模式（引脚7 ）
VDD1
XIN
XOUT
XTAL
OSC
REF （0： 1）
销2
REF0
CPU_STOP
1 （输出）
0 （输入）
CPUT （0： 1）
电力集团
VDD0 ： PLL内核
VDD1 ： REF （ 0 ： 1 ） ， XIN ， XOUT
VDD2 ： PCI （ 0 ： 5 ）
VDD3 ： SDRAM （ 0:12 ）
VDD4 ：为48MHz ， 24_48MHz
SDATA
SCLK
FS（ 0 ：3） *
I2C
逻辑
控制
逻辑
CPUC0
VDD2
PCI （0： 4）
PLL1
SST
PCI5
VDD4
48Mhz
PLL2
PD
关键的特定连接的阳离子
CPU循环周期抖动： 250PS 。
PCI到PCI输出偏斜： 500PS 。
CPU到CPU输出偏斜：
±175ps
SDRAM到SDRAM输出偏斜： 250PS 。
CPU与PCI歪斜（ CPU引脚） ： 0 3纳秒。
÷2
24_48Mhz
VDD3
SDRAM （ 0:11 ）
SDRAMIN
SDRAM12
47745弗里蒙特大道，弗里蒙特，加利福尼亚州94538电话：（ 510 ） 492-0990传真：（ 510 ） 492-0991
转00年3月7日第1页
PLL205-01
主板时钟发生器为AMD - K7
引脚说明
名字
VDD0
VDD1
VDD2
VDD3
VDD4
GND
XIN
XOUT
REF0//CPU_STOP
数
1
6
14
19,30,36,42
27
3,9,16,22,
33,39,45,47
4
5
2
TYPE
P
P
P
P
P
P
I
O
B
电源为PLL内核。
描述
电源为REF0 ， REF1和晶体振荡器。
电源的PCI （ 0 ： 5 ） 。
电源的SDRAM （ 0:12 ） 。
电源为24_48MHz和48MHz的。
地面上。
14.318MHz晶振输入具有内部载荷帽（ 36pF ）和反馈
电阻从XOUT 。
14.318MHz晶振输出。它具有内置的负载上限（ 36pF ） 。
复用引脚通过MODE信号控制。当CPU_STOP低时，它
将停止CPUT （ 0 ： 1 ） ， CPUC0和SDRAM （ 0:11 ）输出。在输出
模式下，该引脚会产生缓冲的参考时钟输出。
在上电时，模式功能将被激活。当MODE为低，引脚
图2是输入CPU_STOP 。当高， 2脚为输出REF0 。后
锁存输入数据时，该引脚将产生PCI总线时钟。
上电时，该引脚为输入引脚，并确定CPU时钟
频率。输入采样结束后，该引脚会产生输出时钟。 FS3
有内部上拉（默认高点） 。
上电时，该引脚将选择的24MHz （高时）或48MHz的（当
低）的pin25输出。输入采样结束后，该引脚为PCI输出。它有
内部上拉电阻。
PCI时钟输出。
缓冲输入引脚：提供给该输入引脚上的信号进行缓冲，以13
SDRAM输出。
SDRAM时钟输出，扇出缓冲器输出从SDRAMIN引脚。
PCI5/MODE
7
B
PCI0/FS3
8
B
PCI1/SEL24_48
PCI （ 2：4）
SDRAMIN
SDRAM （ 0:11 ）
SDATA
SCLK
24_48MHz/FS1,
24MHz/FS0
SDRAM12
PD ＃
CPUT （0： 1）
CPUC0
REF1/FS2
10
11,12,13
15
17,18,20,21,28,
29,31,32,34,35,
37,38
23
24
25,26
40
41
43,46
44
48
B
O
I
O
B
I
B
O
I
O
O
B
串行数据输入，串行接口端口。
在上电时，这些引脚的输入引脚和将确定CPU时钟
频率。 FS0 ， FS1具有内部上拉（默认为高） 。
当CPU_STOP低，该引脚仍是自由运行。当电源
向下低，这SDRAM将被停止。
低时，它会停止所有的时钟输出。它具有内部上拉电阻。
的差分对的漏极开路CPU输出“真”的时钟。
的差分对的漏极开路CPU输出“互补”的时钟。
上电时锁存输入数据后缓冲的参考时钟输出。
转00年3月7日第2页
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PLL205-01
主板时钟发生器为AMD - K7
频率（MHz）选型表
I2C
Byte0
Bit2
FS3
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
FS2
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
FS1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
FS0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
中央处理器
124.0
75.0
83.3
66.8
103.0
112.0
133.3
100.0
120.0
115.0
110.0
105.0
140.0
150.0
124.0
133.3
90.0
92.5
95.0
97.5
101.5
127.0
136.5
100.0
120.0
117.5
122.0
107.5
145.0
155.0
130.0
133.3
PCI
41.3
37.5
41.7
33.4
34.3
37.3
44.4
33.3
40.0
38.3
36.7
35.0
35.0
37.5
31.0
33.3
30.0
30.8
31.7
32.5
33.8
42.3
34.1
33.3
40.0
39.2
40.7
35.8
36.3
38.7
32.5
33.3
扩频
调制
±0.25%
±0.25%
±0.25%
±0.25%
±0.25%
±0.25%
±0.25%
±0.25%
±0.25%
±0.25%
±0.25%
±0.25%
±0.25%
±0.25%
±0.25%
±0.25%
±0.25%
±0.25%
±0.25%
±0.25%
±0.25%
±0.25%
±0.25%
0至-0.5 ％
0至-0.5 ％
±0.25%
±0.25%
±0.25%
±0.25%
±0.25%
±0.25%
0至-0.5 ％
0
默认
1
电源管理
CPU_STOP
0
1
CPUC0
停低
运行
CPUT （0： 1）
停低
运行
SDRAM （ 0:11 ）
停低
运行
SDRAM12
运行
运行
水晶
运行
运行
VCO
运行
运行
转00年3月7日第3页
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主板时钟发生器为AMD - K7
电源管理（续）
PD
0
1
CPUC0
停低
运行
CPUT （0： 1）
停低
运行
SDRAM （ 0:11 ）
停低
运行
SDRAM12
停低
运行
水晶
停止
运行
VCO
停止
运行
I2C总线配置设置
地址分配
SLAVE
接收器/发送器
数据传输速率
A6
1
A5
1
A4
0
A3
1
A2
0
A1
0
A0
1
读/写
_
同时提供从设备的写和读回功能
为100kbits / s的标准模式
串行位读出或由时钟驱动器中按以下顺序发送
字节0 - 位7 ， 6,5 ，4， 3，2， 1，0
字节1 - 位7 ， 6,5 ，4， 3，2， 1，0
-
字节的N - 位7 ， 6,5 ，4， 3，2， 1，0
该串行协议设计，让这两个区块写入和从控制器读取。该
字节必须按顺序访问的从最低到最高字节。每个字节传输
必须跟1应答位。不承认比特传输的字节
终止传输。写或读数据块都与主机发送一个从开始
地址和写条件（ 0xD2 ）或一个阅读条件（ 0xD3 ） 。
下面这个地址字节的确认，在
写模式：
该
命令字节
和
字节
数字节必须由主发送
但由从属忽略，在
阅读方式：
该
字节
计数字节
会
主机读取
那么所有其他
数据字节。字节数字节
默认情况下，在
电是= （ 0×09 ） 。
串行位阅读
数据协议
I2C控制寄存器
1字节0：功能和频率选择时钟寄存器
（ 1 =启用， 0 =禁用）
位
第7位
第6位
第5位
4位
第3位
第2位
第1位
位0
针＃
8
48
25
26
-
-
-
-
默认
0
1
0
0
0
0
1
0
描述
FS3 （见频率选择表）
FS2 （见频率选择表）
FS1 （见频率选择表）
FS0 （见频率选择表）
频率选择控制位1 =通过I2C ， 0 =通过外部跳线
FS4 （见频率选择表）
0 =正常1 =扩频启用
0 =正常1 =三态模式的所有输出
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PLL205-01
主板时钟发生器为AMD - K7
字节1 ： CPU时钟寄存器（ 1 =启用， 0 =禁用）
位
第7位
第6位
第5位
4位
第3位
第2位
第1位
位0
针＃
-
-
-
-
40
-
43,44
46
默认
1
1
1
1
1
1
1
1
描述
版权所有
版权所有
版权所有
版权所有
SDRAM12 （有效/无效）
版权所有
CPUT0 ， CPUC0 （有效/无效）
CPUT1 （有效/无效）
3.字节2 ： PCI时钟寄存器
（ 1 =启用， 0 =禁用）
位
第7位
第6位
第5位
4位
第3位
第2位
第1位
位0
针＃
-
7
-
13
12
11
10
8
默认
1
1
1
1
1
1
1
1
描述
版权所有
PCI5 （有效/无效）
版权所有
PCI4 （有效/无效）
PCI3 （有效/无效）
PCI2 （有效/无效）
PCI1 （有效/无效）
PCI0 （有效/无效）
4.字节3 ： SDRAM时钟寄存器
（ 1 =启用， 0 =禁用）
位
第7位
第6位
第5位
4位
第3位
第2位
第1位
位0
针＃
-
-
26
25
17
18
20
21
默认
1
1
1
1
1
1
1
1
描述
版权所有
版权所有
为48MHz （有效/无效）
24_48MHz （有效/无效）
SDRAM11 （有效/无效）
SDRAM10 （有效/无效）
SDRAM9 （有效/无效）
SDRAM8 （有效/无效）
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PLL205-01
主板时钟发生器为AMD - K7
特点
产生所有的时钟频率为VIA K7芯片
集需要多个CPU时钟和高
SDRAM高速缓存。
支持一对差分CPU时钟， 1
漏极开路CPU ， 6个PCI和13高速
SDRAM缓存3 -DIMM应用。
一个24_48MHz时钟和一个48MHz的时钟。
Two14.318MHz参考时钟。
电源管理控制， CPU停止，并
掉电从I2C编程模式。
与内置支持2线I2C串行总线接口
在供应商ID ，设备ID和版本ID 。
单字节微步线性频率Progra-
通过I2C与无故障平滑切换mming 。
扩频
±0.25%
中心蔓延， 0
0.5%
downspread 。
占空比为50％的低抖动。
提供300万48引脚SSOP封装。
引脚配置
VDD0
REF0//CPU_STOP#^
GND
XIN
XOUT
VDD1
PCI5/MODE*^
PCI0/FS3*^
GND
PCI1/SEL24_48*^
PCI2
PCI3
PCI4
VDD2
SDRAMIN
GND
SDRAM11
SDRAM10
VDD3
SDRAM9
SDRAM8
GND
SDATA
SCLK
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
REF1/FS2*^
GND
CPUT1
GND
CPUC0
CPUT0
VDD3
PD ＃ ^
SDRAM12
GND
SDRAM0
SDRAM1
VDD3
SDRAM2
SDRAM3
GND
SDRAM4
SDRAM5
VDD3
SDRAM6
SDRAM7
VDD4
48MHz/FS0*^
24_48MHz/FS1*^
注意： - ：
拉起，
#:
低电平有效
*
：在上电时双向锁存
PLL205-01
框图
I / O模式配置
模式（引脚7 ）
VDD1
XIN
XOUT
XTAL
OSC
REF （0： 1）
销2
REF0
CPU_STOP
1 （输出）
0 （输入）
CPUT （0： 1）
电力集团
VDD0 ： PLL内核
VDD1 ： REF （ 0 ： 1 ） ， XIN ， XOUT
VDD2 ： PCI （ 0 ： 5 ）
VDD3 ： SDRAM （ 0:12 ）
VDD4 ：为48MHz ， 24_48MHz
SDATA
SCLK
FS（ 0 ：3） *
I2C
逻辑
控制
逻辑
CPUC0
VDD2
PCI （0： 4）
PLL1
SST
PCI5
VDD4
48Mhz
PLL2
PD
关键的特定连接的阳离子
CPU循环周期抖动： 250PS 。
PCI到PCI输出偏斜： 500PS 。
CPU到CPU输出偏斜：
±175ps
SDRAM到SDRAM输出偏斜： 250PS 。
CPU与PCI歪斜（ CPU引脚） ： 0 3纳秒。
÷2
24_48Mhz
VDD3
SDRAM （ 0:11 ）
SDRAMIN
SDRAM12
47745弗里蒙特大道，弗里蒙特，加利福尼亚州94538电话：（ 510 ） 492-0990传真：（ 510 ） 492-0991
转00年3月7日第1页
PLL205-01
主板时钟发生器为AMD - K7
引脚说明
名字
VDD0
VDD1
VDD2
VDD3
VDD4
GND
XIN
XOUT
REF0//CPU_STOP
数
1
6
14
19,30,36,42
27
3,9,16,22,
33,39,45,47
4
5
2
TYPE
P
P
P
P
P
P
I
O
B
电源为PLL内核。
描述
电源为REF0 ， REF1和晶体振荡器。
电源的PCI （ 0 ： 5 ） 。
电源的SDRAM （ 0:12 ） 。
电源为24_48MHz和48MHz的。
地面上。
14.318MHz晶振输入具有内部载荷帽（ 36pF ）和反馈
电阻从XOUT 。
14.318MHz晶振输出。它具有内置的负载上限（ 36pF ） 。
复用引脚通过MODE信号控制。当CPU_STOP低时，它
将停止CPUT （ 0 ： 1 ） ， CPUC0和SDRAM （ 0:11 ）输出。在输出
模式下，该引脚会产生缓冲的参考时钟输出。
在上电时，模式功能将被激活。当MODE为低，引脚
图2是输入CPU_STOP 。当高， 2脚为输出REF0 。后
锁存输入数据时，该引脚将产生PCI总线时钟。
上电时，该引脚为输入引脚，并确定CPU时钟
频率。输入采样结束后，该引脚会产生输出时钟。 FS3
有内部上拉（默认高点） 。
上电时，该引脚将选择的24MHz （高时）或48MHz的（当
低）的pin25输出。输入采样结束后，该引脚为PCI输出。它有
内部上拉电阻。
PCI时钟输出。
缓冲输入引脚：提供给该输入引脚上的信号进行缓冲，以13
SDRAM输出。
SDRAM时钟输出，扇出缓冲器输出从SDRAMIN引脚。
PCI5/MODE
7
B
PCI0/FS3
8
B
PCI1/SEL24_48
PCI （ 2：4）
SDRAMIN
SDRAM （ 0:11 ）
SDATA
SCLK
24_48MHz/FS1,
24MHz/FS0
SDRAM12
PD ＃
CPUT （0： 1）
CPUC0
REF1/FS2
10
11,12,13
15
17,18,20,21,28,
29,31,32,34,35,
37,38
23
24
25,26
40
41
43,46
44
48
B
O
I
O
B
I
B
O
I
O
O
B
串行数据输入，串行接口端口。
在上电时，这些引脚的输入引脚和将确定CPU时钟
频率。 FS0 ， FS1具有内部上拉（默认为高） 。
当CPU_STOP低，该引脚仍是自由运行。当电源
向下低，这SDRAM将被停止。
低时，它会停止所有的时钟输出。它具有内部上拉电阻。
的差分对的漏极开路CPU输出“真”的时钟。
的差分对的漏极开路CPU输出“互补”的时钟。
上电时锁存输入数据后缓冲的参考时钟输出。
转00年3月7日第2页
47745弗里蒙特大道，弗里蒙特，加利福尼亚州94538电话：（ 510 ） 492-0990传真：（ 510 ） 492-0991
PLL205-01
主板时钟发生器为AMD - K7
频率（MHz）选型表
I2C
Byte0
Bit2
FS3
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
FS2
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
FS1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
FS0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
中央处理器
124.0
75.0
83.3
66.8
103.0
112.0
133.3
100.0
120.0
115.0
110.0
105.0
140.0
150.0
124.0
133.3
90.0
92.5
95.0
97.5
101.5
127.0
136.5
100.0
120.0
117.5
122.0
107.5
145.0
155.0
130.0
133.3
PCI
41.3
37.5
41.7
33.4
34.3
37.3
44.4
33.3
40.0
38.3
36.7
35.0
35.0
37.5
31.0
33.3
30.0
30.8
31.7
32.5
33.8
42.3
34.1
33.3
40.0
39.2
40.7
35.8
36.3
38.7
32.5
33.3
扩频
调制
±0.25%
±0.25%
±0.25%
±0.25%
±0.25%
±0.25%
±0.25%
±0.25%
±0.25%
±0.25%
±0.25%
±0.25%
±0.25%
±0.25%
±0.25%
±0.25%
±0.25%
±0.25%
±0.25%
±0.25%
±0.25%
±0.25%
±0.25%
0至-0.5 ％
0至-0.5 ％
±0.25%
±0.25%
±0.25%
±0.25%
±0.25%
±0.25%
0至-0.5 ％
0
默认
1
电源管理
CPU_STOP
0
1
CPUC0
停低
运行
CPUT （0： 1）
停低
运行
SDRAM （ 0:11 ）
停低
运行
SDRAM12
运行
运行
水晶
运行
运行
VCO
运行
运行
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47745弗里蒙特大道，弗里蒙特，加利福尼亚州94538电话：（ 510 ） 492-0990传真：（ 510 ） 492-0991
PLL205-01
主板时钟发生器为AMD - K7
电源管理（续）
PD
0
1
CPUC0
停低
运行
CPUT （0： 1）
停低
运行
SDRAM （ 0:11 ）
停低
运行
SDRAM12
停低
运行
水晶
停止
运行
VCO
停止
运行
I2C总线配置设置
地址分配
SLAVE
接收器/发送器
数据传输速率
A6
1
A5
1
A4
0
A3
1
A2
0
A1
0
A0
1
读/写
_
同时提供从设备的写和读回功能
为100kbits / s的标准模式
串行位读出或由时钟驱动器中按以下顺序发送
字节0 - 位7 ， 6,5 ，4， 3，2， 1，0
字节1 - 位7 ， 6,5 ，4， 3，2， 1，0
-
字节的N - 位7 ， 6,5 ，4， 3，2， 1，0
该串行协议设计，让这两个区块写入和从控制器读取。该
字节必须按顺序访问的从最低到最高字节。每个字节传输
必须跟1应答位。不承认比特传输的字节
终止传输。写或读数据块都与主机发送一个从开始
地址和写条件（ 0xD2 ）或一个阅读条件（ 0xD3 ） 。
下面这个地址字节的确认，在
写模式：
该
命令字节
和
字节
数字节必须由主发送
但由从属忽略，在
阅读方式：
该
字节
计数字节
会
主机读取
那么所有其他
数据字节。字节数字节
默认情况下，在
电是= （ 0×09 ） 。
串行位阅读
数据协议
I2C控制寄存器
1字节0：功能和频率选择时钟寄存器
（ 1 =启用， 0 =禁用）
位
第7位
第6位
第5位
4位
第3位
第2位
第1位
位0
针＃
8
48
25
26
-
-
-
-
默认
0
1
0
0
0
0
1
0
描述
FS3 （见频率选择表）
FS2 （见频率选择表）
FS1 （见频率选择表）
FS0 （见频率选择表）
频率选择控制位1 =通过I2C ， 0 =通过外部跳线
FS4 （见频率选择表）
0 =正常1 =扩频启用
0 =正常1 =三态模式的所有输出
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PLL205-01
主板时钟发生器为AMD - K7
字节1 ： CPU时钟寄存器（ 1 =启用， 0 =禁用）
位
第7位
第6位
第5位
4位
第3位
第2位
第1位
位0
针＃
-
-
-
-
40
-
43,44
46
默认
1
1
1
1
1
1
1
1
描述
版权所有
版权所有
版权所有
版权所有
SDRAM12 （有效/无效）
版权所有
CPUT0 ， CPUC0 （有效/无效）
CPUT1 （有效/无效）
3.字节2 ： PCI时钟寄存器
（ 1 =启用， 0 =禁用）
位
第7位
第6位
第5位
4位
第3位
第2位
第1位
位0
针＃
-
7
-
13
12
11
10
8
默认
1
1
1
1
1
1
1
1
描述
版权所有
PCI5 （有效/无效）
版权所有
PCI4 （有效/无效）
PCI3 （有效/无效）
PCI2 （有效/无效）
PCI1 （有效/无效）
PCI0 （有效/无效）
4.字节3 ： SDRAM时钟寄存器
（ 1 =启用， 0 =禁用）
位
第7位
第6位
第5位
4位
第3位
第2位
第1位
位0
针＃
-
-
26
25
17
18
20
21
默认
1
1
1
1
1
1
1
1
描述
版权所有
版权所有
为48MHz （有效/无效）
24_48MHz （有效/无效）
SDRAM11 （有效/无效）
SDRAM10 （有效/无效）
SDRAM9 （有效/无效）
SDRAM8 （有效/无效）
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