飞利浦半导体
客观的特定网络阳离子
3端口物理层接口
PDI1394P21
1.0功能
完全支持IEEE 1394-1995标准的规定高
高性能串行总线和P1394a补充（版本
2.0)
1
接口的链路层控制器支持低成本总线持有人
隔离和可选附件J电气隔离
全P1394a支持包括：
–
连接去抖
–
仲裁短复位
–
多速串联
–
仲裁加速
–
飞通过串联
–
端口禁用/暂停/恢复
通过在2/4/8平行线数据接口的链路层控制器
49.152兆赫
低成本24.576 MHz晶振提供传输，在接收数据
100/200/400兆比特/秒，而链路层控制器时钟频率为49.152兆赫
不需要外部滤波电容的锁相环
互操作与使用3.3 V和5 V链路层控制器
耗材
提供了三种1394A完全兼容的电缆端口处
每秒100/200/400兆位（兆位/秒）
能够与其他物理层（PHY ），使用3.3 V和
5 V电源
完全符合开放式人机交互的要求
电缆端口监视线路条件，对远程主动连接
节点。
节点的功率等级信息信号系统电源
管理
断电功能，在电池供电的节能
应用包括：
–
自动装置断电时暂停
–
设备断电端
–
通过LPS Link接口禁用
–
活动端口已关闭
电力线缆存在监测
单独的电缆偏置（ TPBIAS ）为每个端口
寄存器位给竞争者位的软件控制，功率等级
位，链路有效位，而1394的功能
逻辑执行系统初始化和仲裁职能
包括用于数据选通位电平进行编码和解码功能
编码
完全兼容的FireWire 实现IEEE标准1394
功能和引脚与德州仪器400 Mbps的兼容
PHY TSB41LV03
2.0说明
该PDI1394P21提供了数字和模拟收发器功能
实现在一个基于电缆的IEEE三端口节点需要
1394-1995和/或1394的网络。每根电缆的端口包括两个
差分线路收发器。收发器包括电路
根据需要，用于确定连接监视线路状态
状态，初始化和仲裁，并为数据包的接收和
传输。该PDI1394P21设计有连接接口
层控制器（ LLC） ，如PDI1394L11或PDI1394L21 。
再同步到本地时钟输入数据
单3.3伏电源供电
最小V
DD
2.7 V的尾丝的功率消耗设备
而通电且连接到总线，将不能驱动TPBIAS
连接端口上，即使在接收到传入的偏置电压
端口
支持扩展的偏置握手时，可增强
与摄录一体机的互操作性
3.0订购信息
包
80引脚塑料LQFP
温度范围
0 ° C至+ 70°C
北美以外的地区
PDI1394P21 BE
北美
PDI1394P21 BE
PKG 。 DWG 。 ＃
SOT315-1
1.
实现技术涵盖苹果电脑股份有限公司和SGS汤普森有限公司一项或多项专利。
1999年7月9日
2
飞利浦半导体
客观的特定网络阳离子
3端口物理层接口
PDI1394P21
4.0引脚配置
PLLGND
PLLGND
PLLVDD
/ RESET
AGND
DGND
DGND
AGND
DVDD
NC
XO
NC
AGND
61
60 AGND
59 TPBIAS2
58 TPA2 +
57 TPA2-
56 TPB2 +
55 TPB2-
54 AVDD
53 TPBIAS1
52 TPA1 +
51 TPA1-
50 TPB1 +
49 TPB1-
48
AVDD
47 AVDD
46
TPBIAS0
45 TPA0 +
44 TPA0-
43 TPB0 +
42 TPB0-
41 AGND
21
DGND
22
C / LKON
23
PC0
24
PC1
25
PC2
26
/ ISO
27
CPS
28
DGND
29
DVDD
30
DVDD
31
NC
32
TEST1
33
TEST0
34
AVDD
35
AVDD
36
AGND
37
AGND
38
AGND
39
AGND
40
AGND
DVDD
DVDD
AVDD
63
AVDD
62
R1
R0
XI
80
LREQ
系统时钟
DGND
CTL0
CTL1
DVDD
D0
D1
NC
1
2
3
4
5
6
7
8
9
79
78
77
76
75
74
73
72
71
70
69
68
67
66
65
64
D2 10
D3
11
PDI1394P21
D4 12
D5 13
D6 14
D7 15
DGND 16
中央社17
PD 18
LPS 19
DGND 20
SV001742
5.0引脚说明
名字
AGND
AVDD
PIN TYPE
供应
供应
PIN号码
36, 37, 38, 39, 40,
41, 60, 61, 64, 65
34, 35, 47, 48, 54,
62, 63
I / O
—
—
描述
模拟电路的接地端子。这些终端要绑在一起
到低阻抗的电路板的地平面。
模拟电路的电源端子。高频率的组合
去耦每个终端附近的电容器是建议，如
并联0.1
F
0.001
F.
低频率10
F
筛选
电容也推荐。这些电源端子
从PLLVDD和DVDD内部分离，该装置提供
噪音隔离。它们应在上一个低阻抗点被捆扎
电路板。
电缆未主动输出。该终端被置为高电平时，有
没有端口接收输入的偏置电压。
电缆电源状态输入。该端子通常连接到电缆
动力通过一个370-410 kΩ电阻。该电路驱动一个内部
比较器，用于检测电缆的功率的存在。
控制I / O操作。这些双向信号控制通信
该PDI1394P21和LLC之间。公交持有者建成
这些终端。
中央社
CPS
CMOS
CMOS
17
27
O
I
CTL0,
CTL1
CMOS 5V TOL
4, 5
I / O
1999年7月9日
3
飞利浦半导体
客观的特定网络阳离子
3端口物理层接口
PDI1394P21
名字
C / LKON
PIN TYPE
CMOS 5V TOL
22
PIN号码
I / O
I / O
描述
总线管理器竞争者编程输入和链接输出。上
硬件复位时，该终端用于设置的默认值
在自ID竞争者的状态指示。编程是通过搭售完成
通过一个10kΩ电阻高（竞争者）或低（非终端
竞争者） 。电阻器允许链路上输出来覆盖输入。
以下硬件复位时，该终端是链路上输出，这是
用于通知在LLC以电和被激活。链路上
输出是一个周期为大约163纳秒（方波信号8
系统时钟周期）活跃时。链路输出为无效低电平时
脂多糖输入端是活动的。
DGND
D0–D7
DVDD
供应
CMOS 5V TOL
供应
3, 16, 20, 21, 28,
70, 80
7, 8, 10, 11, 12, 13,
14, 15
6, 29, 30, 68, 69, 79
—
I / O
—
数字电路的接地端子。这些终端要绑在一起
到低阻抗的电路板的地平面。
数据I / O操作。这些之间的双向数据信号
PDI1394P21和LLC 。总线持有者内置到这些终端。
数字电路电源端子。高频率的组合
去耦每个终端附近的电容器是建议，如
并联0.1
F
0.001
F.
低频率10
F
筛选
电容也推荐。这些电源端子
从PLLVDD和AVDD内部分离，该装置提供
噪音隔离。它们应在上一个低阻抗点被捆扎
电路板。
Link接口的隔离控制输入。该终端控制操作
对CTL和D端输出分化逻辑。如果可选
在IEEE标准1394年至1395年的附件J中所述类型的隔离层
在PDI1394P21和有限责任公司，在/ ISO终端之间实现
应接低电平，使差异化的逻辑。如果没有隔离护栏
实现（直接连接） ，或者总线保持隔离
实施后， / ISO端子应接高电平，禁止
差异化的逻辑。
链路功率状态输入。该端子用于监视电源
在LLC的状态，并且被连接到或者在V
DD
供应链接
层控制器通过一个1kΩ的电阻，或者向一个脉冲输出，是
主动当LLC电源。当使用脉冲式输出是有用
隔离屏障。如果此输入为低电平的时间超过25
女士，
该公司是
考虑断电。如果此输入为高电平的时间超过20纳秒的
LLC被认为是电。如果LLC掉电时，
PHY - LLC接口被禁用，只有在PDI1394P21执行
所需的基本中继功能的网络初始化和操作。
总线保持器被内置于该端子。
LLC请求输入。在LLC使用此输入以启动服务请求
到PDI1394P21 。总线保持器被内置于该端子。
这些引脚内部没有连接，因此是“不
关心“ 。其他厂商的引脚兼容的芯片，可能需要连接
而这些引脚上的外部电路。
电力类节目的投入。在硬件复位时，这些输入设置
在自ID功率等级的默认值来表示。
编程是通过把终端的高或低进行。请参阅
表18用于编码。
掉电输入。此终端上的逻辑高电平关断所有内部
除了电路电缆，有源监听电路中控制CNA
输出。总线保持器被内置于该端子。欲了解更多信息，请参阅
第17.3节
PLL电路接地端子。这些端子应连接在一起，
低阻抗电路板的接地平面。
PLL电路电源端子。高频去耦的组合
每个终端附近的电容器是建议，如并联0.1
F
0.001
F.
低频率10
F
滤波电容也
推荐使用。这些电源端子从DVDD分离
AVDD内部的设备来提供噪声隔离。它们应该是
绑在电路板上的一个低阻抗点。
/ ISO
CMOS
26
I
LPS
CMOS 5V TOL
19
I
LREQ
NC
CMOS 5V TOL
无连接
1
9, 31, 71, 72
I
—
PC0 ， PC1 ，
PC2
CMOS 5V TOL
23, 24, 25
I
PD
CMOS 5V TOL
18
I
PLLGND
PLLVDD
供应
供应
74, 75
73
—
—
1999年7月9日
4
飞利浦半导体
客观的特定网络阳离子
3端口物理层接口
PDI1394P21
名字
/ RESET
PIN TYPE
CMOS 5V TOL
78
PIN号码
I / O
I
描述
逻辑复位输入。声称该终端的低复位内部逻辑。一
内部上拉电阻到V
DD
被设置成只有一个外部
在与电阻器并联的延迟电容器是需要适当的电
操作。欲了解更多信息，请参见第17.3节。该输入是
否则标准的逻辑输入，并且还可以通过一个驱动
漏极开路驱动器。
电流设定电阻端子。这些端子连接到
外部电阻来设置内部工作电流和
电缆驱动器的输出电流。 6.34千欧的电阻
±1%
需要
符合IEEE标准1394-1995的输出电压的限制。
系统时钟输出。提供了一个49.152 MHz的时钟信号，同步
与数据传输，到LLC 。
测试控制输入。该输入用于在制造测试
PDI1394P21 。在正常使用时，该端子应连接到GND 。
测试控制输入。该输入用于在制造测试
PDI1394P21 。在正常使用时，该端子应连接到GND 。
双绞线差分信号端子。每个电路板走线
一对正和负差分信号端子应保持
g
g
匹配，并尽可能地短到外部负载电阻器，并
电缆连接器。
R0, R1
BIAS
66, 67
—
系统时钟
TEST0
TEST1
TPA0+,
TPA1+,
TPA2+
TPA0–,
TPA1–,
TPA2–
TPB0+,
TPB1+,
TPB2+
TPB0–,
TPB1–,
TPB2–
TPBIAS0,
TPBIAS1,
TPBIAS2
CMOS
CMOS
CMOS
电缆
2
33
32
45, 52, 58
O
I
I
I / O
电缆
44, 51, 57
I / O
电缆
43, 50, 56
I / O
双绞线电缆B差分信号端子。每个电路板走线
一对正和负差分信号端子应保持
g
g
匹配，并尽可能地短到外部负载电阻器，并
电缆连接器。
双绞线偏置输出。这提供了1.86V标称偏压
所需的双绞线电缆驱动器的正确操作和
接收器，以及用于把信号发送给远程节点是有活性
电缆连接。这些终端必须具有一个去耦
0.3
F–1 F
电容到地。
晶体振荡器的输入。这些终端连接到24.576 MHz的
并联谐振基本模式晶体。为最佳值
外部并联电容器是依赖于的规范
晶体使用。也可以由一个外部时钟发生器驱动的（离开
XO悬空在这种情况下） 。
电缆
42, 49, 55
I / O
电缆
46, 53, 59
I / O
XO ，十一
水晶
77, 76
—
1999年7月9日
5
QQ：2880707522 复制
