NT5SV64M4AT(L)
NT5SV32M8AT(L)
NT5SV16M16AT(L)
256Mb的同步DRAM
特点
高性能：
-7K
3
CL=2
f
CK
t
CK
t
AC
t
AC
时钟频率
时钟周期
时钟存取时间
1
时钟存取时间
2
133
7.5
—
5.4
-75B,
CL=3
133
7.5
—
5.4
-8B,
CL=2
100
10
—
6
单位
兆赫
ns
ns
ns
1.终端负载。请参阅第37页上的交流特性。
2.未结束的负荷。请参阅第37页上的交流特性。
3. t
RP
= t
RCD
= 2 CKS
多种突发读与写单选项
自动和控制预充电命令
数据掩码为读/写控制（ X4，X8 ）
字节控制双数据面膜（ X16 ）
自动刷新（ CBR）和自刷新
挂起模式和掉电模式
规范权力运行
8192刷新周期/ 64ms的
随机列地址每CK （ 1 -N规则）
3.3V单电源
±
0.3V电源
LVTTL兼容
封装： 54引脚400密耳的TSOP- II型
单脉冲RAS接口
完全同步的时钟上升沿
由BA0 / BA1控制四家银行（ Bank选择）
可编程CAS延时： 2,3
可编程突发长度： 1 ， 2 ， 4 ， 8
可编程的自动换行：连续或交错
-7K部件PC133 2-2-2操作
-75B部件PC133 3-3-3操作
-8B部件PC100 2-2-2操作
描述
该NT5SV64M4AT ， NT5SV32M8AT和NT5SV16M16AT
被4银行同步DRAM组织为16Mbit的×4
I / O ×4行， 8Mbit的×8的I / O ×4行，并为4Mbit ×16的I / O ×4
银行，分别为。这些设备同步实现
高达133MHz的通过采用高速的数据传输速率
管道的芯片架构，同步输出数据
到一个系统时钟。该芯片制造与NTC的
先进的256Mbit单晶体管DRAM CMOS工艺
技术。
该设备被设计为符合所有JEDEC标准
设定为同步DRAM的产品，在电气上和
机械。所有的控制，地址和数据输入/输出
放（ I / O或DQ）电路与正同步
外部提供的时钟的边缘。
RAS ， CAS，WE ，和CS是脉冲信号，这是应试
INED在每个外部施加的时钟的正边缘
（CK） 。内部芯片的工作模式由组合定义
这些信号的tions和指令译码器启动
必要的定时对每个操作。 15位地址
总线接收地址数据，在常规的RAS / CAS mul-
路分离式的。十三行地址（ A0 - A12 ）和两个
银行选择地址（ BA0 ， BA1 ）的选通与RAS 。
十列地址（ A0 -A9 ， A11 ）并加算银行选择
地址和A10都与选通CAS 。列地址
A11是X8设备上的下降，和列地址A11
和A9被丢弃的X16设备上。
在此之前的任何访问操作， CAS延迟，突发长度，
和爆破顺序必须编程到器件通过
地址输入A0 - A12 ， BA0 ，模式寄存器组中BA1
周期。此外，它可以编程一个多脉冲串
序列与通过高速缓冲存储器单写周期为写
操作。
操作四个存储体交错的方式
允许随机存取操作发生在更高的速度
可能比标准的DRAM 。一个顺序和gap-
高达133MHz的更少的数据速率是可能的视
突发长度， CAS延迟时间，以及设备的速度等级。
自动刷新（ CBR）和自刷新操作是支持
移植。
1.0版
， 2001年5月
1
南亚科技股份有限公司
。版权所有。
南亚科技股份有限公司保留更改产品和规格，恕不另行通知。
NT5SV64M4AT(L)
NT5SV32M8AT(L)
NT5SV16M16AT(L)
256Mb的同步DRAM
引脚分配为平面组件
（ TOP VIEW ）
V
D D
DQ0
V
DDQ
DQ1
DQ2
V
SSQ
DQ3
DQ4
V
DDQ
DQ5
DQ6
V
SSQ
DQ7
V
D D
LDQM
WE
CAS
RAS
CS
BA0
BA1
A10/AP
A0
A1
A2
A3
V
DD
V
DD
DQ0
V
DDQ
NC
DQ1
V
SSQ
NC
DQ2
V
DDQ
NC
DQ3
V
SSQ
NC
V
DD
NC
WE
CAS
RAS
CS
BA0
BA1
A10/AP
A0
A1
A2
A3
V
DD
V
DD
NC
V
DDQ
NC
DQ0
V
SSQ
NC
NC
V
DDQ
NC
DQ1
V
SSQ
NC
V
DD
NC
WE
CAS
RAS
CS
BA0
BA1
A10/AP
A0
A1
A2
A3
V
DD
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
V
SS
NC
V
SSQ
NC
DQ3
V
DDQ
NC
NC
V
SSQ
NC
DQ2
V
DDQ
NC
V
SS
NC
DQM
CK
CKE
A12
A11
A9
A8
A7
A6
A5
A4
V
SS
V
SS
DQ7
V
SSQ
NC
DQ6
V
DDQ
NC
DQ5
V
SSQ
NC
DQ4
V
DDQ
NC
V
SS
NC
DQM
CK
CKE
A12
A11
A9
A8
A7
A6
A5
A4
V
SS
V
SS
DQ15
V
SSQ
DQ14
DQ13
V
DDQ
DQ12
DQ11
V
SSQ
DQ10
DQ9
V
DDQ
DQ8
V
SS
NC
UDQM
CK
CKE
A12
A11
A9
A8
A7
A6
A5
A4
V
SS
54引脚塑料TSOP （ II ） 400万
的16Mbit ×4 I / O ×4银行
NT5SV64M4AT
的8Mbit ×8的I / O ×4银行
NT5SV32M8AT
为4Mbit ×16的I / O ×4银行
NT5SV16M16AT
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。版权所有。
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NT5SV32M8AT(L)
NT5SV16M16AT(L)
256Mb的同步DRAM
引脚说明
CK
CKE （ CKE0 ， CKE1 ）
CS
RAS
CAS
WE
BA1 ， BA0
A0 - A12
时钟输入
时钟使能
芯片选择
行地址选通
列地址选通
写使能
BANK SELECT
地址输入
DQ0-DQ15
DQM ， LDQM ， UDQM
V
DD
V
SS
V
DDQ
V
SSQ
NC
—
数据输入/输出
数据屏蔽
电源（ + 3.3V ）
地
电源的DQ （ + 3.3V ）
地面的DQ
无连接
—
输入/输出功能描述
符号
CK
CKE ， CKE0 ，
CKE1
CS
RAS ， CAS ， WE
BA1 ， BA0
TYPE
输入
输入
输入
输入
输入
极性
积极
EDGE
高电平有效
低电平有效
低电平有效
—
功能
系统时钟输入。所有的SDRAM的输入采样时钟的上升沿。
激活CK信号时高，停用时， CK信号为低电平。通过停用
时钟， CKE低启动省电模式，待机模式，或自刷新模式。
CS使指令译码器时低，禁用命令时，解码器高。当
指令译码器被禁用，新的命令将被忽略，但以前的行动仍在继续。
当在时钟的正上升沿采样， CAS ，RAS和WE定义操作是
在SDRAM中执行。
选择哪家银行是活跃。
在一个银行激活指令周期， A0 -A12定义的行地址（ RA0 - RA12 ）时SAM-
PLED在时钟的上升沿。
在读或写命令周期中， A0 -A9和A11定义的列地址（ CA0 - CA9 ，
CA11 ） ，当在时钟上升沿采样。假设X4组织。
A10用于调用自动预充电操作在突发读或写周期的结束。如果是A10
高，自动预充电选择和BA0 ， BA1定义要预充电的银行。如果A10的低，
autoprecharge被禁用。
在一个预充电命令周期，A10是用在与BA0结合， BA1 ，以控制其
银行（县）预充电。如果A10很高，所有银行都将被考虑BS的状态预充电。如果A10
低，然后BA0和BA1用于该银行限定于预充电。
数据输入/输出引脚以相同的方式进行操作在常规的DRAM 。
A0 - A12
输入
—
DQ0 - DQ15
输入 -
产量
—
DQM
LDQM
UDQM
输入
数据输入/输出的掩码会将DQ缓冲区处于高阻抗状态，当采样到高电平。在
x16的产品， LDQM和UDQM控制下和上字节的I / O缓冲器，分别。在
读模式， DQM有两个时钟周期的等待时间，并控制输出缓冲器等的输出
高电平有效
启用。 DQM低导通输出缓冲器上DQM高将它们关闭。在写模式， DQM有
零延迟，并通过允许将要写入的输入数据，如果它是低，但作为一个字掩模
块，如果DQM是高的写操作。
—
—
电源和地的输入缓冲器和核心逻辑。
对于输出缓冲隔离电源和接地，以提供改进的噪声免疫力。
V
DD
, V
SS
V
DDQ
V
SSQ
供应
供应
1.0版
， 2001年5月
3
南亚科技股份有限公司
。版权所有。
南亚科技股份有限公司保留更改产品和规格，恕不另行通知。
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256Mb的同步DRAM
订购信息
速度等级
组织
产品型号
时钟频率@ CAS延时
NT5SV64M4AT-7K
64M ×4
NT5SV64M4AT-75B
NT5SV64M4AT-8B
NT5SV32M8AT-7K
32M ×8
NT5SV32M8AT-75B
NT5SV32M8AT-8B
NT5SV16M16AT-7K
16M ×16
NT5SV16M16AT-75B
NT5SV16M16AT-8B
NT5SV16M16AT-7KL
16M ×16
NT5SV16M16AT-75BL
NT5SV16M16AT-8BL
SP ：标准电源; LP ：低功耗
143MHz@CL3
133MHz@CL3
125MHz@CL3
143MHz@CL3
133MHz@CL3
125MHz@CL3
143MHz@CL3
133MHz@CL3
125MHz@CL3
143MHz@CL3
133MHz@CL3
125MHz@CL3
133MHz@CL2
100MHz@CL2
100MHz@CL2
133MHz@CL2
100MHz@CL2
100MHz@CL2
133MHz@CL2
100MHz@CL2
100MHz@CL2
133MHz@CL2
100MHz@CL2
100MHz@CL2
记
PC133 ， PC100
PC133 ， PC100
PC100
PC133 ， PC100
PC133 ， PC100
PC100
PC133 ， PC100
PC133 ， PC100
PC100
PC133 ， PC100
PC133 ， PC100
PC100
LP
400mil 54-
针
TSOP II
包
自
刷新
SP
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NT5SV32M8AT(L)
NT5SV16M16AT(L)
256Mb的同步DRAM
框图
CKE
CKE缓冲区
行解码器
列解码器
列解码器
电池阵列
存储体0
RO瓦特解码器
电池阵列
存储体1
CK
CK缓冲区
感测放大器
A0
A1
A2
A3
A4
A5
A6
A7
A8
A9
A11
A12
BA1
BA0
A10
感测放大器
DA TA的输入/输出utpu吨Buffe RS
DQM
列解码器
电池阵列
记忆库3
感测放大器
一个地址H1缓冲器（ 15 ）
控制西尼亚升
摹enerator
DQ
0
数据控制断路器操作过电压itry
DQ
X
COLUMN
地址
计数器
刷新
计数器
模式重新gister
列解码器
RO瓦特解码器
CS
RAS
CAS
WE
命令解码器
电池阵列
记忆银行2
感测放大器
单元阵列，每行，为16兆×4 DQ ： 8192行×2048中校×4 DQ （ DQ0 - DQ3 ） 。
单元阵列，每行，为的8Mb ×8 DQ ： 8192行×1024中校×8 DQ （ DQ0 - DQ7 ） 。
单元阵列，每行，为的4Mb ×16 DQ ： 8192行×512山口×16 DQ （ DQ0 - DQ15 ） 。
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行译码
NT5SV64M4AT(L)
NT5SV32M8AT(L)
NT5SV16M16AT(L)
256Mb的同步DRAM
特点
高性能：
-7K
3
CL=2
f
CK
t
CK
t
AC
t
AC
时钟频率
时钟周期
时钟存取时间
1
时钟存取时间
2
133
7.5
—
5.4
-75B,
CL=3
133
7.5
—
5.4
-8B,
CL=2
100
10
—
6
单位
兆赫
ns
ns
ns
1.终端负载。请参阅第37页上的交流特性。
2.未结束的负荷。请参阅第37页上的交流特性。
3. t
RP
= t
RCD
= 2 CKS
多种突发读与写单选项
自动和控制预充电命令
数据掩码为读/写控制（ X4，X8 ）
字节控制双数据面膜（ X16 ）
自动刷新（ CBR）和自刷新
挂起模式和掉电模式
规范权力运行
8192刷新周期/ 64ms的
随机列地址每CK （ 1 -N规则）
3.3V单电源
±
0.3V电源
LVTTL兼容
封装： 54引脚400密耳的TSOP- II型
单脉冲RAS接口
完全同步的时钟上升沿
由BA0 / BA1控制四家银行（ Bank选择）
可编程CAS延时： 2,3
可编程突发长度： 1 ， 2 ， 4 ， 8
可编程的自动换行：连续或交错
-7K部件PC133 2-2-2操作
-75B部件PC133 3-3-3操作
-8B部件PC100 2-2-2操作
描述
该NT5SV64M4AT ， NT5SV32M8AT和NT5SV16M16AT
被4银行同步DRAM组织为16Mbit的×4
I / O ×4行， 8Mbit的×8的I / O ×4行，并为4Mbit ×16的I / O ×4
银行，分别为。这些设备同步实现
高达133MHz的通过采用高速的数据传输速率
管道的芯片架构，同步输出数据
到一个系统时钟。该芯片制造与NTC的
先进的256Mbit单晶体管DRAM CMOS工艺
技术。
该设备被设计为符合所有JEDEC标准
设定为同步DRAM的产品，在电气上和
机械。所有的控制，地址和数据输入/输出
放（ I / O或DQ）电路与正同步
外部提供的时钟的边缘。
RAS ， CAS，WE ，和CS是脉冲信号，这是应试
INED在每个外部施加的时钟的正边缘
（CK） 。内部芯片的工作模式由组合定义
这些信号的tions和指令译码器启动
必要的定时对每个操作。 15位地址
总线接收地址数据，在常规的RAS / CAS mul-
路分离式的。十三行地址（ A0 - A12 ）和两个
银行选择地址（ BA0 ， BA1 ）的选通与RAS 。
十列地址（ A0 -A9 ， A11 ）并加算银行选择
地址和A10都与选通CAS 。列地址
A11是X8设备上的下降，和列地址A11
和A9被丢弃的X16设备上。
在此之前的任何访问操作， CAS延迟，突发长度，
和爆破顺序必须编程到器件通过
地址输入A0 - A12 ， BA0 ，模式寄存器组中BA1
周期。此外，它可以编程一个多脉冲串
序列与通过高速缓冲存储器单写周期为写
操作。
操作四个存储体交错的方式
允许随机存取操作发生在更高的速度
可能比标准的DRAM 。一个顺序和gap-
高达133MHz的更少的数据速率是可能的视
突发长度， CAS延迟时间，以及设备的速度等级。
自动刷新（ CBR）和自刷新操作是支持
移植。
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NT5SV32M8AT(L)
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256Mb的同步DRAM
引脚分配为平面组件
（ TOP VIEW ）
V
D D
DQ0
V
DDQ
DQ1
DQ2
V
SSQ
DQ3
DQ4
V
DDQ
DQ5
DQ6
V
SSQ
DQ7
V
D D
LDQM
WE
CAS
RAS
CS
BA0
BA1
A10/AP
A0
A1
A2
A3
V
DD
V
DD
DQ0
V
DDQ
NC
DQ1
V
SSQ
NC
DQ2
V
DDQ
NC
DQ3
V
SSQ
NC
V
DD
NC
WE
CAS
RAS
CS
BA0
BA1
A10/AP
A0
A1
A2
A3
V
DD
V
DD
NC
V
DDQ
NC
DQ0
V
SSQ
NC
NC
V
DDQ
NC
DQ1
V
SSQ
NC
V
DD
NC
WE
CAS
RAS
CS
BA0
BA1
A10/AP
A0
A1
A2
A3
V
DD
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
V
SS
NC
V
SSQ
NC
DQ3
V
DDQ
NC
NC
V
SSQ
NC
DQ2
V
DDQ
NC
V
SS
NC
DQM
CK
CKE
A12
A11
A9
A8
A7
A6
A5
A4
V
SS
V
SS
DQ7
V
SSQ
NC
DQ6
V
DDQ
NC
DQ5
V
SSQ
NC
DQ4
V
DDQ
NC
V
SS
NC
DQM
CK
CKE
A12
A11
A9
A8
A7
A6
A5
A4
V
SS
V
SS
DQ15
V
SSQ
DQ14
DQ13
V
DDQ
DQ12
DQ11
V
SSQ
DQ10
DQ9
V
DDQ
DQ8
V
SS
NC
UDQM
CK
CKE
A12
A11
A9
A8
A7
A6
A5
A4
V
SS
54引脚塑料TSOP （ II ） 400万
的16Mbit ×4 I / O ×4银行
NT5SV64M4AT
的8Mbit ×8的I / O ×4银行
NT5SV32M8AT
为4Mbit ×16的I / O ×4银行
NT5SV16M16AT
1.0版
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NT5SV32M8AT(L)
NT5SV16M16AT(L)
256Mb的同步DRAM
引脚说明
CK
CKE （ CKE0 ， CKE1 ）
CS
RAS
CAS
WE
BA1 ， BA0
A0 - A12
时钟输入
时钟使能
芯片选择
行地址选通
列地址选通
写使能
BANK SELECT
地址输入
DQ0-DQ15
DQM ， LDQM ， UDQM
V
DD
V
SS
V
DDQ
V
SSQ
NC
—
数据输入/输出
数据屏蔽
电源（ + 3.3V ）
地
电源的DQ （ + 3.3V ）
地面的DQ
无连接
—
输入/输出功能描述
符号
CK
CKE ， CKE0 ，
CKE1
CS
RAS ， CAS ， WE
BA1 ， BA0
TYPE
输入
输入
输入
输入
输入
极性
积极
EDGE
高电平有效
低电平有效
低电平有效
—
功能
系统时钟输入。所有的SDRAM的输入采样时钟的上升沿。
激活CK信号时高，停用时， CK信号为低电平。通过停用
时钟， CKE低启动省电模式，待机模式，或自刷新模式。
CS使指令译码器时低，禁用命令时，解码器高。当
指令译码器被禁用，新的命令将被忽略，但以前的行动仍在继续。
当在时钟的正上升沿采样， CAS ，RAS和WE定义操作是
在SDRAM中执行。
选择哪家银行是活跃。
在一个银行激活指令周期， A0 -A12定义的行地址（ RA0 - RA12 ）时SAM-
PLED在时钟的上升沿。
在读或写命令周期中， A0 -A9和A11定义的列地址（ CA0 - CA9 ，
CA11 ） ，当在时钟上升沿采样。假设X4组织。
A10用于调用自动预充电操作在突发读或写周期的结束。如果是A10
高，自动预充电选择和BA0 ， BA1定义要预充电的银行。如果A10的低，
autoprecharge被禁用。
在一个预充电命令周期，A10是用在与BA0结合， BA1 ，以控制其
银行（县）预充电。如果A10很高，所有银行都将被考虑BS的状态预充电。如果A10
低，然后BA0和BA1用于该银行限定于预充电。
数据输入/输出引脚以相同的方式进行操作在常规的DRAM 。
A0 - A12
输入
—
DQ0 - DQ15
输入 -
产量
—
DQM
LDQM
UDQM
输入
数据输入/输出的掩码会将DQ缓冲区处于高阻抗状态，当采样到高电平。在
x16的产品， LDQM和UDQM控制下和上字节的I / O缓冲器，分别。在
读模式， DQM有两个时钟周期的等待时间，并控制输出缓冲器等的输出
高电平有效
启用。 DQM低导通输出缓冲器上DQM高将它们关闭。在写模式， DQM有
零延迟，并通过允许将要写入的输入数据，如果它是低，但作为一个字掩模
块，如果DQM是高的写操作。
—
—
电源和地的输入缓冲器和核心逻辑。
对于输出缓冲隔离电源和接地，以提供改进的噪声免疫力。
V
DD
, V
SS
V
DDQ
V
SSQ
供应
供应
1.0版
， 2001年5月
3
南亚科技股份有限公司
。版权所有。
南亚科技股份有限公司保留更改产品和规格，恕不另行通知。
NT5SV64M4AT(L)
NT5SV32M8AT(L)
NT5SV16M16AT(L)
256Mb的同步DRAM
订购信息
速度等级
组织
产品型号
时钟频率@ CAS延时
NT5SV64M4AT-7K
64M ×4
NT5SV64M4AT-75B
NT5SV64M4AT-8B
NT5SV32M8AT-7K
32M ×8
NT5SV32M8AT-75B
NT5SV32M8AT-8B
NT5SV16M16AT-7K
16M ×16
NT5SV16M16AT-75B
NT5SV16M16AT-8B
NT5SV16M16AT-7KL
16M ×16
NT5SV16M16AT-75BL
NT5SV16M16AT-8BL
SP ：标准电源; LP ：低功耗
143MHz@CL3
133MHz@CL3
125MHz@CL3
143MHz@CL3
133MHz@CL3
125MHz@CL3
143MHz@CL3
133MHz@CL3
125MHz@CL3
143MHz@CL3
133MHz@CL3
125MHz@CL3
133MHz@CL2
100MHz@CL2
100MHz@CL2
133MHz@CL2
100MHz@CL2
100MHz@CL2
133MHz@CL2
100MHz@CL2
100MHz@CL2
133MHz@CL2
100MHz@CL2
100MHz@CL2
记
PC133 ， PC100
PC133 ， PC100
PC100
PC133 ， PC100
PC133 ， PC100
PC100
PC133 ， PC100
PC133 ， PC100
PC100
PC133 ， PC100
PC133 ， PC100
PC100
LP
400mil 54-
针
TSOP II
包
自
刷新
SP
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NT5SV64M4AT(L)
NT5SV32M8AT(L)
NT5SV16M16AT(L)
256Mb的同步DRAM
框图
CKE
CKE缓冲区
行解码器
列解码器
列解码器
电池阵列
存储体0
RO瓦特解码器
电池阵列
存储体1
CK
CK缓冲区
感测放大器
A0
A1
A2
A3
A4
A5
A6
A7
A8
A9
A11
A12
BA1
BA0
A10
感测放大器
DA TA的输入/输出utpu吨Buffe RS
DQM
列解码器
电池阵列
记忆库3
感测放大器
一个地址H1缓冲器（ 15 ）
控制西尼亚升
摹enerator
DQ
0
数据控制断路器操作过电压itry
DQ
X
COLUMN
地址
计数器
刷新
计数器
模式重新gister
列解码器
RO瓦特解码器
CS
RAS
CAS
WE
命令解码器
电池阵列
记忆银行2
感测放大器
单元阵列，每行，为16兆×4 DQ ： 8192行×2048中校×4 DQ （ DQ0 - DQ3 ） 。
单元阵列，每行，为的8Mb ×8 DQ ： 8192行×1024中校×8 DQ （ DQ0 - DQ7 ） 。
单元阵列，每行，为的4Mb ×16 DQ ： 8192行×512山口×16 DQ （ DQ0 - DQ15 ） 。
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行译码
QQ：2880707522 复制
