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NJ88C24
频率合成器具有不可重置计数器
DS2438 - 2.3
该NJ88C24是制造在GPS的一个合成器电路
CMOS工艺,并且能够实现高的边带的
衰减和低噪声性能。它包含一个参考
振荡器, 11位可编程参考分频器,数字化,
采样和保持比较器, 10位可编程“M”计数器,
7位可编程的'A'计数器和必要的控制和
锁存器电路,用于接收和锁存输入数据。
数据是根据从外部控制串行介绍
合适的微处理器。虽然数据的28位初始
编程所有需要的柜台,随后的更新可
缩写为17位,当只有“A” and'M “专柜要求
不断变化的。
该NJ88C24拟结合使用一个
2前置分频器如SP8710或SP8705系列
以产生一个通用二进制编码合成器,用于高达
1100MHz运行。
PDA
PDB
LD
V
SS
V
DD
OSC IN
OSC OUT
1
2
3
4
16
15
14
13
CH
RB
MC
PDA
PDB
NC
启用
LD
F
IN
时钟
V
SS
数据
V
DD
NC
NC
OSC IN
1
2
3
4
5
6
7
8
9
18
17
16
15
NJ88C24
14
13
12
11
10
CH
RB
MC
启用
时钟
数据
NC
OSC OUT
NJ88C24
5
6
7
8
12
11
10
9
DG16 , DP16
MP18
特点
s
低功耗
图1引脚连接 - 顶视图(不按比例)
s
s
s
s
高性能采样保持鉴相器
串行输入与快速更新功能
>20MHz输入频率
快速锁定时间
绝对最大额定值
电源电压,V
DD
2V
SS
:
输入电压
开漏输出, LD引脚:
所有其它引脚:
存储温度:
20·5V
至7V
7V
V
SS
20·3V
到V
DD
10·3V
255°C
to
1125°C
( DP和MP包)
265°C
to
1150°C
( DG包)
17
(15)
CH
16
(18)
订购信息
NJ88C24 MA DG
陶瓷DIL封装
NJ88C24 MA DP
塑料DIL封装
NJ88C24 MA MP
微型塑料DIL封装
RB
15
(17)
OSC IN
OSC OUT
7 (9)
8 (10)
LATCH LATCH 6 7 8 LATCH
10 (12)
数据12 (14)
启用
11 (13)
参考计数器
(11BITS)
42
f
r
采样/保持1 ( 1 )
PDA
探测器
'R '寄存器
f
V
频率/
探测器
2 (2)
PDB
时钟
'M'注册
'A'寄存器
3 (4)
锁定检测( LD )
V
SS
锁定1闩锁2闩锁3
LATCH LATCH 4 5
F
IN
4 (5)
“M” COUNTER
( 10比特)
'A'计数器
(7位)
V
DD
V
SS
6 (7)
控制逻辑
5 (6)
14 ( 16 )模量
控制
OUTPUT ( MC )
图2框图
NJ88C24
在V电气特性
DD
= 5V
试验条件除非另有说明:
V
DD
–V
SS
=5V
±0·5V.
温度范围= -40 ° C至+ 85°C
DC特性
价值
特征
分钟。
电源电流
模数控制输出( MC )
高层
低层
锁定检测输出( LD )
低层
开漏上拉电压
PDB输出
高层
低层
三态泄漏电流
AC特性
价值
特征
分钟。
F
IN
和OSC IN输入电平
马克斯。操作频率f
F
IN
和f
OSC
传播延迟,时钟模数控制MC
编程输入量
时钟高电平时间,t
CH
时钟低电平时间,t
CL
使设置时间,叔
ES
能保持时间t
EH
数据建立时间t
DS
数据保持时间,t
DH
时钟的上升和下降时间
高水平的门槛
低电平阈值
迟滞
相位检测器
数字相位检测器的传播延迟
增益编程电阻, RB
保持电容, CH
编程电容, CAP
输出电阻,PDA
200
20
30
0·5
0·5
0·2
0·2
0·2
0·2
50
典型值。
马克斯。
mV RMS为10MHz的交流耦合的正弦波
兆赫
输入方波V
DD
到V
SS
,
25°C.
ns
见注2
单位
条件
典型值。
马克斯。
5·5
1.5
4·6
0·4
0·4
7·0
4·6
0·4
±0·1
mA
mA
V
V
V
V
V
V
A
f
OSC
, f
F
IN
= 10MHz时
f
OSC
, f
F
IN
= 1MHz的
I
来源
= 1毫安
I
SINK
= 1毫安
I
SINK
= 4毫安
0至5V
WAVE
单位
条件
I
来源
= 5毫安
I
SINK
= 5毫安
t
CH
0·2
V
DD
20·8
0·8
1·0
500
5
1
1
5
见注1
见注1
见注1
ns
k
nF
nF
k
笔记
1.数据,时钟和使能输入为高阻抗缓冲器施密特没有上拉电阻;所以,他们不是TTL兼容。
2.所有柜台都直接输出同步各自的时钟上升沿。
3. “关于'样品开关驱动该引脚的电阻内部电压跟随器和有限输出电阻将增加一个有限的时间常数
到环路。外部1nF的保持电容器会给为5μs的最大时间恒定。
4.该器件的输入应该在逻辑'0'通电时,如果闩锁条件是要避免的。这包括信号/振荡器。
频率输入。
2
s
s
s
s
s
s
s
V
V
V
所有的计时周期
被引用到
的过渡
时钟波形
见注3
NJ88C24
引脚说明
PIN号
DG , DP
MP
名字
PDA
描述
用作“精”的误差信号从样品和模拟输出保持相位比较器。电压
加为f
v
相位超前量(距离“M”计数器的输出) ;电压减小为f
r
(该
从引用计数)相位超前增加产量。输出是线性的只有一个狭窄的阶段
窗口中,通过增益(由RB的编程)来确定。在2型回路,该引脚为(V
DD
2V
SS
) / 2时,
系统处于锁定状态。
从用作“粗”的误差信号的相位/频率检测器的三态输出。
f
v
.
f
r
或f
v
龙头:正脉冲相对于所述偏压V点
BIAS
f
v
,
f
r
或f
r
龙头:负脉冲相对于所述偏压V点
BIAS
f
v
= f
r
在PDA窗口和相位误差:高阻抗。
未连接。
开漏锁定检测输出为低电平时,相位误差在PDA窗口(锁定) ;高
阻抗在所有其他时间。
输入到主计数器。它通常由一个分频器,这可能是交流耦合或驱动,
当一个完整的逻辑摆幅是可用的,可以是直流耦合的。
负电源(地) 。
正电源(通常为5V )
未连接。
1
1
2
2
PDB
3
4
5
6
7, 8
3
4
5
6
7
8
NC
LD
F
IN
V
SS
V
DD
NC
9,10 OSC IN /这些引脚组成一个片上参考振荡器,当一个串联谐振晶体跨接
OSC OUT他们。晶体和地面的每个端部之间也需要适当的值的电容器
提供必要的附加相移。加入OSC OUT和之间的220Ω电阻
水晶会提高稳定性。外部基准信号可以,可选地,可以应用到OSC中。
这可以是一个低电平信号, AC耦合,或者如果一个全逻辑摆动可用它可以是直流耦合的。
参考计数器的方案范围是3 2047 ,总的分频比为两倍
设定的号码。
12
NC
数据
未连接。
该输入信息是在相应的数据传送到内部数据锁存器读出时间
插槽。 DATA为高电平“1”和低电平“0” 。有哪些控制NJ88C24三个数据字;
MSB是第一个顺序: 'A' ( 7位) , “M” ( 10位) , “R” ( 11位) 。
数据在时钟的时钟波形的负跳变。如果小于28的负时钟
过渡已收到当使能线变低(即只有' M'和'A'将一直
在主频) ,那么' R'计数器锁存器将保持不变,只有' M'和'A'将由转移
输入移位寄存器,计数器锁存器。这样做可以防止'R'计数器被破坏了
之后,只有' M'和'A'上的时钟线上的任何毛刺已经被加载。如果28负跳有
被计数,则“R”计数器将被装入新的数据。
当ENABLE为低电平时,数据和时钟输入被禁止内部。当ENABLE为
高,数据和时钟输入被启用,并且数据可以被发送到器件。该数据是
从所述输入移位寄存器传送到计数器锁存器上的ENABLE的负跳变
输入和两个输入端的相位检测器被彼此同步。
该引脚允许一个外部电容器被并联连接在所述内部斜坡电容和
允许设备的进一步编程。 (该电容是从CAP连接到V
SS
).
模数控制输出,用于控制外部双模预置分频器。 MC将是低的开头
计数周期,直到'A'柜台完成其周期将维持低位。 MC接着高
直到“M”柜台完成其周期,在这点' A'和' M'计数器复位仍然很高。
这给出的总的分频比
MP
1
A,
哪里
P
P
11
代表双模预置分频器
值。在'A'计数器的项目范围是0-127 ,因此可以控制预分频器用
分频比直到并包括
4128/129.
在“M”计数器的编程范围为8-1023
而且,对于正确的操作,
M
& GT ;
A.
在每一个可能的渠道是必需的,最低总师
N
应该是:
N
& GT ;
P
2
2
P,
哪里
N
=
MP
1
A.
外部采样保持相位比较器的增益设定电阻应连接
该引脚和V之间
SS
.
外部保持电容应连接在此引脚和V之间
SS
.
9
10
11
13
时钟
12
14
启用
13
14
15
16
MC
15
16
17
18
RB
CH
3
NJ88C24
2·0
V
DD
= 5V
OSC IN ,女
IN
= 0V至5V方波
电源电流(mA )
电源电流(mA )
1·5
8
7
6
5
4
3
2
总电源电流
的,由于到F的总和
IN
与OSC IN
1
2
3
4
5
6
7
输入频率(MHz)
8
9
10
1
10MHz
1MHz
V
DD
= 5V
F
IN
=低频
0V至5V方波
OSC IN
1·0
F
IN
0·5
0·2
0·4
0·6
0·8
1·0
1·2
INPUT LEVEL ( V RMS )
1·4
1·6
图。 3典型电源电流诉输入频率
图。 4典型电源电流V输入电平, OSC IN
程序设计
参考分频器链
比较频率取决于晶体时
振荡器频率和日'R'计数器的分频比,
它可以在范围被编程为3 2047 ,并且在固定
通过两级分化。
f
OSC
R=
23fcomp
哪里
FOSC
=振荡器频率,
FCOMP
=比较频率,
R
= 'R'比柜台
例如,在晶体频率= 10MHz至一
12信道间隔比较频率· 5kHz的需要,
注意
M
& GT ;
A
N
=
f
VCO
FCOMP
例如,如果所需的VCO频率= 275MHz ,则
比较频率是12 ·为5kHz和双数预分频器
of
464/65
正被使用,则
6
N
= 275310 = 22310
3
12·5310
3
现在,
N
=
MP
1
A,
它可以被重新排列为
N / P
=
M
1
A / P 。
在我们的例子中,我们有
P
= 64 ,因此,
A
22310
3
=
M
1
64
64
R=
10
7
= 400
2312·5310
3
因此, “R”寄存器将被编程以400表示
二进制。那么总的分频比是23400 = 800
因为'R'计数器加总的分频比
42
舞台
为6 4094 ,步长为2 。
VCO分频器链
该压控振荡器的频率合成
( VCO )将取决于的'M'师比和'A'
计数器,外部两个前置分频器的比例
(P/P
1
1)and
比较频率。
分频比
N
=
MP
1
A,
哪里
M
是“M”计数器的范围为8 1023的比例
A
是'A'计数器的范围为0到127之间的比值。
这样
M
= 343和
A
/64 = 0·75.
现在,
M
被编程为整数部分= 343和
A
is
编程以小数part364即
A
= 0·75364 = 48.
NB
最低比率
N
可以使用的是
P
2
2
P
( = 4032的
我们的例子中)的所有连续的信道是可用的。
检查:
N
= 343364148 = 22000 ,这是所需要的
分频比和大于4032 (=
P
2
2
P
).
当重新编程,计数器仅在改变
零状态。没有复位到零,这意味着该
合成器环路锁定时间是可变的。当只有小
频率变化是必需的,不可重置
合成应达到的最短回路锁定时间。
时钟
t
CH
t
CL
启用
t
EH
t
ES
t
DS
t
EH
t
DH
t
ES
数据
图。 5时序图显示时间周期所需的正确操作
4
NJ88C24
1
时钟
2
3
4
5
(15)26
(16)27
(17)28
启用
数据
A
6
A
5
A
4
A
3
A
2
(M
2
)R
2
(M
1
)R
1
(M
0
)R
0
图6时序图,显示编程细节
相位比较器
从合成器环路输出噪声与环路增益:
K
PD
K
VCO
N
哪里
K
PD
是相位检测器常数(伏特/弧度) ,
K
VCO
is
VCO的常数(弧度/秒/伏)和
N
是整个环路师
比。当
N
大,环路的增益为低,噪声可以是
减小通过采用相位比较器具有高增益。
在NJ88C24的采样和保持相位比较器具有
高增益,并且使用双采样技术,以减少
杂散输出到一个较低的水平。
一个标准的数字相位/频率检测器驱动一个三
态输出, PDB ,提供了一个“粗糙”的错误信号,使
信道之间的快速切换。
该PDB输出有效,直到相位误差范围内
采样和保持相位检测器的窗口,当PDB变
高阻抗。锁相被指示在该点通过一个低
在LD的水平。该采样和保持相位检测器提供了一个
“精”的错误信号,以实现进一步的相位调整,并持有
环锁。内部产生的斜坡,由受控
无论从参考和主分频器链的数字输出,
被采样的基准频率,得到“精”的错误
信号, PDA 。当相位锁定,这个输出是典型的
在(V
DD
2V
SS
)/ 2以及任何来自该偏移将是成比例
相位误差。
本之间的关系偏移和相位误差是
相位比较器增益
K
PDA
,这是可编程的以
外部电阻,R B ,和一个电容器, CAP 。内部
50pF的电容器中使用的采样和保持比较器。
晶体振荡器
当使用内部振荡器,其稳定性可以是
在高频率下通过包含一个电阻器的增强的
之间的OSC OUT引脚和其它组分。值
之间150Ω和270Ω建议,根据不同的
水晶串联电阻。
编程/ POWER UP
数据和信号输入引脚不应该投入应用
他们之前Ⅴ的应用
DD
,否则闩锁可
发生。
5
NJ88C24
频率合成器具有不可重置计数器
DS2438 - 2.3
该NJ88C24是制造在GPS的一个合成器电路
CMOS工艺,并且能够实现高的边带的
衰减和低噪声性能。它包含一个参考
振荡器, 11位可编程参考分频器,数字化,
采样和保持比较器, 10位可编程“M”计数器,
7位可编程的'A'计数器和必要的控制和
锁存器电路,用于接收和锁存输入数据。
数据是根据从外部控制串行介绍
合适的微处理器。虽然数据的28位初始
编程所有需要的柜台,随后的更新可
缩写为17位,当只有“A” and'M “专柜要求
不断变化的。
该NJ88C24拟结合使用一个
2前置分频器如SP8710或SP8705系列
以产生一个通用二进制编码合成器,用于高达
1100MHz运行。
PDA
PDB
LD
V
SS
V
DD
OSC IN
OSC OUT
1
2
3
4
16
15
14
13
CH
RB
MC
PDA
PDB
NC
启用
LD
F
IN
时钟
V
SS
数据
V
DD
NC
NC
OSC IN
1
2
3
4
5
6
7
8
9
18
17
16
15
NJ88C24
14
13
12
11
10
CH
RB
MC
启用
时钟
数据
NC
OSC OUT
NJ88C24
5
6
7
8
12
11
10
9
DG16 , DP16
MP18
特点
s
低功耗
图1引脚连接 - 顶视图(不按比例)
s
s
s
s
高性能采样保持鉴相器
串行输入与快速更新功能
>20MHz输入频率
快速锁定时间
绝对最大额定值
电源电压,V
DD
2V
SS
:
输入电压
开漏输出, LD引脚:
所有其它引脚:
存储温度:
20·5V
至7V
7V
V
SS
20·3V
到V
DD
10·3V
255°C
to
1125°C
( DP和MP包)
265°C
to
1150°C
( DG包)
17
(15)
CH
16
(18)
订购信息
NJ88C24 MA DG
陶瓷DIL封装
NJ88C24 MA DP
塑料DIL封装
NJ88C24 MA MP
微型塑料DIL封装
RB
15
(17)
OSC IN
OSC OUT
7 (9)
8 (10)
LATCH LATCH 6 7 8 LATCH
10 (12)
数据12 (14)
启用
11 (13)
参考计数器
(11BITS)
42
f
r
采样/保持1 ( 1 )
PDA
探测器
'R '寄存器
f
V
频率/
探测器
2 (2)
PDB
时钟
'M'注册
'A'寄存器
3 (4)
锁定检测( LD )
V
SS
锁定1闩锁2闩锁3
LATCH LATCH 4 5
F
IN
4 (5)
“M” COUNTER
( 10比特)
'A'计数器
(7位)
V
DD
V
SS
6 (7)
控制逻辑
5 (6)
14 ( 16 )模量
控制
OUTPUT ( MC )
图2框图
NJ88C24
在V电气特性
DD
= 5V
试验条件除非另有说明:
V
DD
–V
SS
=5V
±0·5V.
温度范围= -40 ° C至+ 85°C
DC特性
价值
特征
分钟。
电源电流
模数控制输出( MC )
高层
低层
锁定检测输出( LD )
低层
开漏上拉电压
PDB输出
高层
低层
三态泄漏电流
AC特性
价值
特征
分钟。
F
IN
和OSC IN输入电平
马克斯。操作频率f
F
IN
和f
OSC
传播延迟,时钟模数控制MC
编程输入量
时钟高电平时间,t
CH
时钟低电平时间,t
CL
使设置时间,叔
ES
能保持时间t
EH
数据建立时间t
DS
数据保持时间,t
DH
时钟的上升和下降时间
高水平的门槛
低电平阈值
迟滞
相位检测器
数字相位检测器的传播延迟
增益编程电阻, RB
保持电容, CH
编程电容, CAP
输出电阻,PDA
200
20
30
0·5
0·5
0·2
0·2
0·2
0·2
50
典型值。
马克斯。
mV RMS为10MHz的交流耦合的正弦波
兆赫
输入方波V
DD
到V
SS
,
25°C.
ns
见注2
单位
条件
典型值。
马克斯。
5·5
1.5
4·6
0·4
0·4
7·0
4·6
0·4
±0·1
mA
mA
V
V
V
V
V
V
A
f
OSC
, f
F
IN
= 10MHz时
f
OSC
, f
F
IN
= 1MHz的
I
来源
= 1毫安
I
SINK
= 1毫安
I
SINK
= 4毫安
0至5V
WAVE
单位
条件
I
来源
= 5毫安
I
SINK
= 5毫安
t
CH
0·2
V
DD
20·8
0·8
1·0
500
5
1
1
5
见注1
见注1
见注1
ns
k
nF
nF
k
笔记
1.数据,时钟和使能输入为高阻抗缓冲器施密特没有上拉电阻;所以,他们不是TTL兼容。
2.所有柜台都直接输出同步各自的时钟上升沿。
3. “关于'样品开关驱动该引脚的电阻内部电压跟随器和有限输出电阻将增加一个有限的时间常数
到环路。外部1nF的保持电容器会给为5μs的最大时间恒定。
4.该器件的输入应该在逻辑'0'通电时,如果闩锁条件是要避免的。这包括信号/振荡器。
频率输入。
2
s
s
s
s
s
s
s
V
V
V
所有的计时周期
被引用到
的过渡
时钟波形
见注3
NJ88C24
引脚说明
PIN号
DG , DP
MP
名字
PDA
描述
用作“精”的误差信号从样品和模拟输出保持相位比较器。电压
加为f
v
相位超前量(距离“M”计数器的输出) ;电压减小为f
r
(该
从引用计数)相位超前增加产量。输出是线性的只有一个狭窄的阶段
窗口中,通过增益(由RB的编程)来确定。在2型回路,该引脚为(V
DD
2V
SS
) / 2时,
系统处于锁定状态。
从用作“粗”的误差信号的相位/频率检测器的三态输出。
f
v
.
f
r
或f
v
龙头:正脉冲相对于所述偏压V点
BIAS
f
v
,
f
r
或f
r
龙头:负脉冲相对于所述偏压V点
BIAS
f
v
= f
r
在PDA窗口和相位误差:高阻抗。
未连接。
开漏锁定检测输出为低电平时,相位误差在PDA窗口(锁定) ;高
阻抗在所有其他时间。
输入到主计数器。它通常由一个分频器,这可能是交流耦合或驱动,
当一个完整的逻辑摆幅是可用的,可以是直流耦合的。
负电源(地) 。
正电源(通常为5V )
未连接。
1
1
2
2
PDB
3
4
5
6
7, 8
3
4
5
6
7
8
NC
LD
F
IN
V
SS
V
DD
NC
9,10 OSC IN /这些引脚组成一个片上参考振荡器,当一个串联谐振晶体跨接
OSC OUT他们。晶体和地面的每个端部之间也需要适当的值的电容器
提供必要的附加相移。加入OSC OUT和之间的220Ω电阻
水晶会提高稳定性。外部基准信号可以,可选地,可以应用到OSC中。
这可以是一个低电平信号, AC耦合,或者如果一个全逻辑摆动可用它可以是直流耦合的。
参考计数器的方案范围是3 2047 ,总的分频比为两倍
设定的号码。
12
NC
数据
未连接。
该输入信息是在相应的数据传送到内部数据锁存器读出时间
插槽。 DATA为高电平“1”和低电平“0” 。有哪些控制NJ88C24三个数据字;
MSB是第一个顺序: 'A' ( 7位) , “M” ( 10位) , “R” ( 11位) 。
数据在时钟的时钟波形的负跳变。如果小于28的负时钟
过渡已收到当使能线变低(即只有' M'和'A'将一直
在主频) ,那么' R'计数器锁存器将保持不变,只有' M'和'A'将由转移
输入移位寄存器,计数器锁存器。这样做可以防止'R'计数器被破坏了
之后,只有' M'和'A'上的时钟线上的任何毛刺已经被加载。如果28负跳有
被计数,则“R”计数器将被装入新的数据。
当ENABLE为低电平时,数据和时钟输入被禁止内部。当ENABLE为
高,数据和时钟输入被启用,并且数据可以被发送到器件。该数据是
从所述输入移位寄存器传送到计数器锁存器上的ENABLE的负跳变
输入和两个输入端的相位检测器被彼此同步。
该引脚允许一个外部电容器被并联连接在所述内部斜坡电容和
允许设备的进一步编程。 (该电容是从CAP连接到V
SS
).
模数控制输出,用于控制外部双模预置分频器。 MC将是低的开头
计数周期,直到'A'柜台完成其周期将维持低位。 MC接着高
直到“M”柜台完成其周期,在这点' A'和' M'计数器复位仍然很高。
这给出的总的分频比
MP
1
A,
哪里
P
P
11
代表双模预置分频器
值。在'A'计数器的项目范围是0-127 ,因此可以控制预分频器用
分频比直到并包括
4128/129.
在“M”计数器的编程范围为8-1023
而且,对于正确的操作,
M
& GT ;
A.
在每一个可能的渠道是必需的,最低总师
N
应该是:
N
& GT ;
P
2
2
P,
哪里
N
=
MP
1
A.
外部采样保持相位比较器的增益设定电阻应连接
该引脚和V之间
SS
.
外部保持电容应连接在此引脚和V之间
SS
.
9
10
11
13
时钟
12
14
启用
13
14
15
16
MC
15
16
17
18
RB
CH
3
NJ88C24
2·0
V
DD
= 5V
OSC IN ,女
IN
= 0V至5V方波
电源电流(mA )
电源电流(mA )
1·5
8
7
6
5
4
3
2
总电源电流
的,由于到F的总和
IN
与OSC IN
1
2
3
4
5
6
7
输入频率(MHz)
8
9
10
1
10MHz
1MHz
V
DD
= 5V
F
IN
=低频
0V至5V方波
OSC IN
1·0
F
IN
0·5
0·2
0·4
0·6
0·8
1·0
1·2
INPUT LEVEL ( V RMS )
1·4
1·6
图。 3典型电源电流诉输入频率
图。 4典型电源电流V输入电平, OSC IN
程序设计
参考分频器链
比较频率取决于晶体时
振荡器频率和日'R'计数器的分频比,
它可以在范围被编程为3 2047 ,并且在固定
通过两级分化。
f
OSC
R=
23fcomp
哪里
FOSC
=振荡器频率,
FCOMP
=比较频率,
R
= 'R'比柜台
例如,在晶体频率= 10MHz至一
12信道间隔比较频率· 5kHz的需要,
注意
M
& GT ;
A
N
=
f
VCO
FCOMP
例如,如果所需的VCO频率= 275MHz ,则
比较频率是12 ·为5kHz和双数预分频器
of
464/65
正被使用,则
6
N
= 275310 = 22310
3
12·5310
3
现在,
N
=
MP
1
A,
它可以被重新排列为
N / P
=
M
1
A / P 。
在我们的例子中,我们有
P
= 64 ,因此,
A
22310
3
=
M
1
64
64
R=
10
7
= 400
2312·5310
3
因此, “R”寄存器将被编程以400表示
二进制。那么总的分频比是23400 = 800
因为'R'计数器加总的分频比
42
舞台
为6 4094 ,步长为2 。
VCO分频器链
该压控振荡器的频率合成
( VCO )将取决于的'M'师比和'A'
计数器,外部两个前置分频器的比例
(P/P
1
1)and
比较频率。
分频比
N
=
MP
1
A,
哪里
M
是“M”计数器的范围为8 1023的比例
A
是'A'计数器的范围为0到127之间的比值。
这样
M
= 343和
A
/64 = 0·75.
现在,
M
被编程为整数部分= 343和
A
is
编程以小数part364即
A
= 0·75364 = 48.
NB
最低比率
N
可以使用的是
P
2
2
P
( = 4032的
我们的例子中)的所有连续的信道是可用的。
检查:
N
= 343364148 = 22000 ,这是所需要的
分频比和大于4032 (=
P
2
2
P
).
当重新编程,计数器仅在改变
零状态。没有复位到零,这意味着该
合成器环路锁定时间是可变的。当只有小
频率变化是必需的,不可重置
合成应达到的最短回路锁定时间。
时钟
t
CH
t
CL
启用
t
EH
t
ES
t
DS
t
EH
t
DH
t
ES
数据
图。 5时序图显示时间周期所需的正确操作
4
NJ88C24
1
时钟
2
3
4
5
(15)26
(16)27
(17)28
启用
数据
A
6
A
5
A
4
A
3
A
2
(M
2
)R
2
(M
1
)R
1
(M
0
)R
0
图6时序图,显示编程细节
相位比较器
从合成器环路输出噪声与环路增益:
K
PD
K
VCO
N
哪里
K
PD
是相位检测器常数(伏特/弧度) ,
K
VCO
is
VCO的常数(弧度/秒/伏)和
N
是整个环路师
比。当
N
大,环路的增益为低,噪声可以是
减小通过采用相位比较器具有高增益。
在NJ88C24的采样和保持相位比较器具有
高增益,并且使用双采样技术,以减少
杂散输出到一个较低的水平。
一个标准的数字相位/频率检测器驱动一个三
态输出, PDB ,提供了一个“粗糙”的错误信号,使
信道之间的快速切换。
该PDB输出有效,直到相位误差范围内
采样和保持相位检测器的窗口,当PDB变
高阻抗。锁相被指示在该点通过一个低
在LD的水平。该采样和保持相位检测器提供了一个
“精”的错误信号,以实现进一步的相位调整,并持有
环锁。内部产生的斜坡,由受控
无论从参考和主分频器链的数字输出,
被采样的基准频率,得到“精”的错误
信号, PDA 。当相位锁定,这个输出是典型的
在(V
DD
2V
SS
)/ 2以及任何来自该偏移将是成比例
相位误差。
本之间的关系偏移和相位误差是
相位比较器增益
K
PDA
,这是可编程的以
外部电阻,R B ,和一个电容器, CAP 。内部
50pF的电容器中使用的采样和保持比较器。
晶体振荡器
当使用内部振荡器,其稳定性可以是
在高频率下通过包含一个电阻器的增强的
之间的OSC OUT引脚和其它组分。值
之间150Ω和270Ω建议,根据不同的
水晶串联电阻。
编程/ POWER UP
数据和信号输入引脚不应该投入应用
他们之前Ⅴ的应用
DD
,否则闩锁可
发生。
5
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