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NCN6804

双智能卡接口

IC与SPI编程

接口

该NCN6804与串行控制的双界面IC 。这是

专门针对智能卡/安全访问模块（ SAM ）读/写器

应用程序。它允许的两个外部ISO / EMV的的管理

卡（A类， B或C ）。 SPI总线，用于控制和配置

双接口。该卡被控制在复用模式。

两个NCN6804器件（ 4智能卡接口）可以共享一个单一的

控制总线由于采用了专用的硬件地址引脚（ S1）。

精确的保护系统，保证及时，可控

在关闭外部错误条件的情况下。

该器件是NCN6004A的增强版，更

紧凑，更灵活，并与NCN6001完全兼容，它的

单一的接口对应的版本。它是符合ISO完全兼容

7816-3 ， EMV和GIE -CB标准。

特点

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记号

图

QFN32

CASE 488AM

=大会地点

=晶圆地段

=年

=工作周

= Pb-Free包装

NCN

6804

ALYWG

双智能卡/ SAM接口与SPI总线编程

完全兼容ISO 7816-3 ， EMV和GIE -CB标准

一个受保护的双向缓冲I / O卡每端口线

宽电源电压范围： 2.7V < V

DDPA / B

＆放大器; V

＆ LT ; 5.5V

可编程/独立供应CRD_VCC为每个智能卡

操作复用模式

处理1.8 V ， 3.0 V和5.0 V智能卡

可编程的崛起&秋卡时钟斜坡（慢&快速模式）

支持高达40 MHz的时钟与内部可编程时钟

独立管理每证（分频比1/1 ， 1/2 ， 1/4）

内置可编程CRD_CLK停止功能处理低状态

ESD保护卡销（ 8千伏，人体模型）

激活/去激活内置的音序

内部I / O上拉电阻与电阻断开选项

（ EN_RPU ）

4线串行总线接口 - SPI

QFN32 （ 5×5毫米

）包

这是一个Pb - Free设备

引脚连接

CLK_SPI

EN_RPU

VDD

CLK_IN

MOSI

MISO

32 31 30 29 28 27 26 25

CRD_DETA

CRD_C4A

CRD_C8A

CRD_I / OA

CRD_RSTA

CRD_CLKA

CRD_VCCA

9 10 11 12 13 14 15 16

GNDPA

VDDPA

VDDPB

L2A

L1A

L1B

GNDPB

L2B

GNDD

裸露焊盘

24 INT

23 CRD_DETB

22 CRD_C4B

21 CRD_C8B

20 CRD_I / OB

19 CRD_RSTB

18 CRD_CLKB

17 CRD_VCCB

订购信息

设备

NCN6804MNR2G

包

QFN32

（无铅）

航运

3000 /

磁带&卷轴

典型用途

销售点（ POS）和交易终端

ATM（自动取款机） /银行终端接口

机顶盒解码器和收费电视

。有关磁带和卷轴规格，

包括部分方向和磁带大小，请

请参阅我们的磁带和卷轴包装规格

宣传册， BRD8011 / D 。

半导体元件工业有限责任公司， 2007年

2007年5月 - 修订版0

出版订单号：

NCN6804/D

I / O

NCN6804

VBAT

10mF

VDDPB

VDDPA

VDD

0.1mF

L1A

L2A L1B

L2B

CRD_DETA

VDD

CRD_VCCA

INT

CRD_RSTA

CRD_CLKA

微控制器

CRD_C4A

NCN6804

SPI总线

CLK_SPI

MISO

MOSI

CRD_C8A

CRD_I / OA

GNDPA

GNDPB

CRD_DETB

数据端口

GND

10mF

CLK_IN

I / O

VDD

GND

智能卡

DET

GND

10mF

VCC

RST

CLK

GND

VPP

I / O

GND

DET

智能卡B

DET

VCC

RST

CLK

DET

GND

CRD_VCCB

CRD_RSTB

CRD_CLKB

CRD_C4B

CRD_C8B

CRD_I / OB

GNDD

GND

VPP

I / O

EN_RPU

图1.典型的应用程序接口

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NCN6804

VDD

50 k

INT

中断块

INT ＃A

卡#A

DET ＃ B

INT ＃ B

DC-DC变换器

DET ＃A

18 k

VDDPA

L1A

L2A

CRD_VCCA

GNDPA

VDD

地址译码

ISO7816 SEQUENCER

DUAL 8位移位

MISO

DC-DC变换器

CRD_I / OA

CRD_RSTA

CRD_CLKA

CRD_C8A

CRD_C4A

卡#A

MOSI

CLK DIV

CLK_SPI

VDD

DET ＃A

逻辑控制

DET ＃ B

卡#A

卡#A检测

CRD_DETA

卡#B检测

CRD_DETB

ISO7816 SEQUENCER

CLK_IN

DC-DC变换器

时钟

MUX

卡#B

18 k

CRD_C4B

CRD_C8B

CRD_CLKB

CRD_RSTB

CRD_I / OB

CLK DIV

I / O

I / O MUX

18 k

DC-DC变换器

GNDPB

CRD_VCCB

L2B

L1B

VDDPB

EN_RPU

卡#B

GND

裸露焊盘

GNDD

图2. NCN6804框图

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卡#B

NCN6804

引脚功能及说明

针

名字

TYPE

描述

地址引脚（芯片识别针） - 允许在并行具有至多2 NCN6804设备（4-

接口）， 1个片选引脚只（ CS ）管理 - 多种接口应用案例。当一个

只有使用这种针双接口，可以连接到地。

从外部卡连接器传来的信号被用于检测所述卡的存在。一

内置上拉的低电流源偏置该引脚为高电平，使之成为低电平有效，假设的一面

外部开关被连接到地。内置的数字滤波器保护系统免受电压

尖峰出现在此引脚。该信号的极性是可编程的，通过MOSI消息;指

表2中。在另一方面，反馈信息中包含的MISO含义寄存器位

B4 ，取决于操作的SPI模式定义的位置如下：

SPI普通模式： MISO位B4是插入卡时HIGH ，无论的极性是

卡检测开关。

SPI特殊模式： MISO位B4复印卡片的逻辑状态检测开关所描绘这里

下面，无论是用于处理所述检测开关的极性：

CRD_DET = LOW = > MISO / B4 = LOW

CRD_DET = HIGH = > MISO / B4 = HIGH

在这两种情况下，该芯片必须被编程，以控制所述右逻辑状态（表2）。由于偏置

当前由芯片提供非常低，典型地5.0

毫安，

必须小心观察到，以避免低

阻抗或当该引脚处于打开状态的交叉耦合。

辅助混合模拟/数字线路用卡销时，处理连接的同步卡

C4 。加速器电路可确保输出正向的上升时间是充分的ISO / EMV内

特定连接的阳离子。

辅助混合模拟/数字线路用卡销时，处理连接的同步卡

C8 。加速器电路可确保输出正向的上升时间是充分的ISO / EMV内

特定连接的阳离子。

该引脚处理连接到卡连接器的串行I / O引脚。一个双向电平

翻译适应卡和之间的串行I / O信号

MC 。

一个内部有源上拉下来

设备强制该引脚接地时任CRD_VCC启动顺序，或当

CRD_VCC = 0V 。输出电流内部限制至15mA 。当在同步操作

I / O是通过SPI总线（ MOSI位B2）传输模式CRD_I / O 。在这种情况下， I / O是

断开，不再使用。

该引脚连接到卡连接器的RESET引脚。电平转换相适应的RESET

从信号

（通过SPI总线）连接到外部卡。输出电流内部限制

至15mA 。该CRD_RST进行验证时， CS =低，而且是硬连接到地面，并用

当被停用该卡内部有源下拉电路。

时钟引脚连接到该卡销C3 。一个内部有源上拉下来的设备力量将此引脚

在CRD_VCC在地面的启动顺序，或者当CRD_VCC = 0V 。兴衰

斜坡，无论是快或慢，该信号可以通过SPI总线进行编程。参见表2 。

电源外接卡（卡销C1）。一个外部电容C

OUT

= 10

最小的是

所需。中的一个CRD_VCC欠压问题的情况下， NCN6804检测的情况，并

反馈的状态位（ MISO位B0 ）的信息。该设备不采取任何进一步的

行动;特别是在DC / DC转换器既不停止也不重新编程的NCN6804 。这是

到外部

处理这种情况。然而，当CRD_VCC过载时， NCN6804

切断所述DC / DC转换器，运行断电ISO7816标准序列和报告故障，在

状态寄存器（ MISO寄存器的位B0 ）。

外部电感器A的低侧

DC / DC转换器电源接地引脚。

外部电感器A的高边

DC / DC转换器的电源输入端（C

bypass_min

= 4.7

MF）。

DC / DC变换器乙电源输入（℃

bypass_min

= 4.7

MF）。

外部电感器B的高边

DC / DC变换器乙电源接地引脚。

外部电感B的低侧

该引脚被激活LOW，当一个卡已插入，并通过CRD_DETA检测或

CRD_DETB销中的任一外部端口。类似地产生一个中断时

CRD_VCCA或B输出过载时，或当该卡已被取出无论是

交易状态（运行或待机）。 INT信号被复位为高电平，根据表7.在

另一方面，该引脚被强制为逻辑高时，电源电压VDDPA或B下降到低于

2 V.

2, 23

CRD_DETA ，

CRD_DETB

3, 22

CRD_C4A,

CRD_C4B

CRD_C8A,

CRD_C8B

CRD_IOA ，

CRD_IOB

4, 21

5, 20

I / O

6, 19

CRD_RSTA ，

CRD_RSTB

7, 18

CRD_CLKA ，

CRD_CLKB

CRD_VCCA ，

CRD_VCCB

8, 17

动力

L1A

GNDPA

L2A

VDDPA

VDDPB

L2B

GNDPB

L1B

INT

动力

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NCN6804

引脚功能及说明

针

名字

I / O

TYPE

I / O

描述

该引脚被连接到一个外部微控制器（MC）接口。一个双向电平转换器

适应智能卡和之间的串行I / O信号

MC 。

电平转换器时启用

CS = LOW时，子地址已被选择，系统工作在异步模式。

当同步卡在使用该引脚断开，数据和交易发生

通过MOSI和MISO的寄存器。的内部上拉电阻，连接于所述

一边是

通过只对选定的芯片被激活并且可见。

该引脚（高阻抗）可以连接到任何的

主时钟或一个晶体振荡器

时钟来驱动外部的智能卡。该信号被馈送到内部时钟选择电路和

转换为CRD_CLKA或CRD_CLKB引脚都相同的频率，或通过2,4或分割

如图8所示，根据编程模式。请参考表2。同步的情况下：时钟管理

通过SPI总线 - CLK_IN断开。注：该芯片保证了EMV占空比为50％

当该时钟分频比是1/2，1/4或1/8 ，即使当CLK_IN信号超出了45 ％至55％的

范围由ISO和EMV规范中规定。

该引脚同步，并允许SPI通信。所有的NCN6804的功能，无论是

编程和卡交易，将被禁用时， CS = HIGH 。

时钟信号同步SPI数据传输。这个时钟是完全独立于CLK_IN

信号和不玩的交易数据的任何角色（ I / O - CRD_I / O）。

主入从出：从NCN6804 SPI数据输出。这种状态字节进行的状态

接口，串行传输正在根据编程模式（表2）来实现，用

同样CLK_SPI信号和相同的MOSI时间帧期间。外置4.7千瓦的下拉电阻

可能是必要的，以避免在高Z状态的销29电压的误解。

主出从入：从SPI数据输入

MC 。

该字节包含所选芯片的地址

两个可能的（位b ）中，连同编程代码对于一个给定的接口。请参阅表

此引脚用来激活I / O的内部上拉电阻，如：

EN_RPU =低= > I / O上拉电阻断开

EN_RPU =高= > I / O上拉电阻连接

当两个或多个NCN6804芯片共享相同的I / O总线，一个芯片只应有内部

上拉电阻使能，以避免在I / O线上的任何过载。此外，当异步和

同步卡是由接口处理，活化的I / O的上拉电阻必须优选

与异步电路相关联的一个。另一方面，由于没有内部上拉

偏置电阻内置于芯片上，销31必须连接到右侧的电压电平，以确保

逻辑函数是满意的。

该引脚被连接到系统控制器的电源（三

bypass_min

= 100 nF的）。当V

低于2.5 V的CRD_VCCA或B被禁用。该NCN6804进入关断模式。

数字/模拟地面。该引脚裸露焊盘，地面为数字/模拟电路

部分。它需要被连接到印刷电路板接地。

CLK_IN

CLK_SPI

MISO

MOSI

EN_RPU

VDD

GNDD

动力

ATTRIBUTES

特征

ESD保护

人体模型，智能卡销（卡接口引脚（卡A

和B ））（注1 ）

人体模型， CRD_DETA / B引脚（ 2,23 ）（注1 ）

人体模型，所有其他引脚（注1 ）

潮湿敏感度（注2 ） QFN -32

可燃性额定值氧指数：28 34

符合或超过JEDEC规格EIA / JESD78 IC闭锁测试

1.人体模型（ HBM ）， R = 1500

C = 100 pF的。

2.有关更多信息，请参见应用笔记AND8003 / D 。

值

8千伏

4千伏

2千伏

LEVEL 1

符合UL 94 V -0 @ 0.125在

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